随后在sim/下编译即可生成hcl2v: 使用该程序将seq-std.hcl转换为verilog:
确实可以保证访存在一个周期内完成我们课堂上使用verilog实现一个mips指令集5级流水线CPU，频率只有10MHz...
这样才能⽣成GUI的模拟器。2. 没有hcl2v 在课本上和sim/misc/README中都提到了有⼀个能够将hcl转换为verilog的程序，但在编译后只有hcl2c。这是因为（可能是故意的吧）在sim/misc/Makefile中没有加上⽣成hcl2v的指令。Vim输⼊命令%s/yas hcl2c/yas hcl2c hcl2v/g即可。随后在sim/下编译即可...
关于流水线:为了尽可能的靠近实际的硬件架构,我们的CPU核心实现分成了wire和reg两种struct,用来模拟verilog硬件语言中的wire和reg,reg是实际存在的寄存器,而wire只是用于逻辑中转。为了模拟CPU的并行化,我们采用了如下的逻辑 利用Reg中的数据计算F D E M W,写入wire变量(实际不存在) 利用现在的wire上的值,更新流水...