PROGRAM_B_0:该引脚上的低电平表示需要重新配置FPGA,需要外接上拉电阻到VCCO_0(≤4.7kΩ),通常可以外接按键来提供手动复位功能;(若整个系统上电,该电路板也上电,就采用PROGRAM_B_0来复位)。 CFGBVS_0:高电平(VCCO_0)代表2V5/3V3电平(BANK 0以及配置期间的BANK 14/15),低电平(GND)代表1V8/1V5电平标准;...
在第一阶段的流程中,FPGA首先要上电,其中VCCINT、VCCBRAM、VCCAUX、VCCIO要以由低到高的顺序依次上电。当芯片上电后,电压达到VCCO后在10~50ms内,init_b会拉高,初始化完成,FPGA开始加载配置工作。 但是FPGA上电第一次加载时,与PROGRAM_B信号没有关系,只需要达到init_b的延迟时间,当init_b拉高,FPGA就会加载配置。
PROGRAM_B_2 Input 异步复位配置逻辑 SUSPEND Input 高电平使芯片进入挂起模式 TCK Input JTAG边界扫描时钟 TDI Input JTAG边界扫描数据输入 TDO Output JTAG边界扫描数据输出 TMS Input JTAG边界扫描模式 Reserved Pins NC N/A 未连接引脚 CMPCS_B_2 Input 保留引脚,不连接或接VCCO_2 Other Pins GND N/A 地...
上电后可以通过拉低将 PROGRAM_B 引脚切换为低电平来重新配置器件: INIT_B 在初始化期间被内部驱动为低电平,然后在上电情况下(第一次上电配置)在TPOR(图 5‑4)之后释放,在其他情况下(触发退回或者重配置等)在TPL之后释放。如果 INIT_B 引脚在外部保持低电平,则器件在初始化过程中的这一点等待,直到该引脚...
但是FPGA上电第一次加载时,与PROGRAM_B信号没有关系,只需要达到init_b的延迟时间,当init_b拉高,FPGA就会加载配置。 三、问题原因: FPGA上电时序图如图1所示,时序要求如表1所示。上电后init_b会延迟10~50ms后拉高,然后CCLK开始输出,加载外部FLASH。通过示波器实测Tpor大约是20ms左右。而且经过反复测量发现,Tpor...
PROGRAM_B_2:I,低电平异步复位逻辑。这个引脚有一个默认的弱上拉电阻。SUSPEND:I,电源保护挂起模式的高电平有效控制输入引脚。SUSPEND是一个专用引脚,而AWAKE是一个复用引用。必须通过配置选项使能。如果挂起模式没有使用,这个引脚接地。TCK:I,JTAG边界扫描时钟。TDI:I,JTAG边界扫描数据输入。TDO: 8、O,JTAG边界...
PROGRAM_B_2 Input 异步复位配置逻辑 SUSPEND Input 高电平使芯片进入挂起模式 TCK Input JTAG边界扫描时钟 TDI Input JTAG边界扫描数据输入 TDO Output JTAG边界扫描数据输出 TMS Input JTAG边界扫描模式 Reserved Pins NC N/A 未连接引脚 CMPCS_B_2 Input 保留引脚,不连接或接VCCO_2 Other Pins GND N/A 地...
PROGRAM_B_2:I,低电平异步复位逻辑。这个引脚有一个默认的弱上拉电阻。 SUSPEND:I,电源保护挂起模式的高电平有效控制输入引脚。SUSPEND是一个专用引脚,而AWAKE是一个复用引用。必须通过配置选项使能。如果挂起模式没有使用,这个引脚接地。 TCK:I,JTAG边界扫描时钟。 TDI:I,JTAG边界扫描数据输入。 TDO:O,JTAG边界扫...
PROGRAM_B_2:I,低电平异步复位逻辑。这个引脚有一个默认的弱上拉电阻。 SUSPEND:I,电源保护挂起模式的高电平有效控制输入引脚。SUSPEND是一个专用引脚,而AWAKE是一个复用引用。必须通过配置选项使能。如果挂起模式没有使用,这个引脚接地。 TCK:I,JTAG边界扫描时钟。 TDI:I,JTAG边界扫描数据输入。 TDO:O,JTAG边界扫...
PROGRAM_B_2:I,低电平异步复位逻辑。这个引脚有一个默认得弱上拉电阻。 SUSPEND:I,电源保护挂起模式得高电平有效控制输入引脚.SUSPEND就是一个专用引脚,而AWAKE就是一个复用引用。必须通过配置选项使能.如果挂起模式没有使用,这个引脚接地。 TCK:I,JTAG边界扫描时钟. TDI:I,JTAG边界扫描数据输入。 TDO:O,JTAG边界...