注:由于Zynq Ultrascale+ MPSoC XCZU4P芯片的EMIO嵌入式软件的逻辑编号从78开始,77号之前都是具有固定物理管脚的MIO,这些MIO一般用作PS端的IIC,SPI,SDIO等低速总线,也有的用作 PCI-e,DDR4这些高速IO的管脚。所以在本文使用的芯片上,嵌入式软件部分的EMIO的逻辑编号最低是78. #include<stdio.h>#include"platform...
普通PL设计,一般只会用到几个GPIO管脚。可以使用Vivado IPI中的Slice IP, 从其中分出指定数量的管脚。 Slice配置界面 上图中,输入宽度是95,因为pl_reset占用率一个管脚。slice从输入中提取emio的[7:5]三位,作为输出。 Xilinx Linux 中缺省使能了GPIO驱动。对于MPSoC,检查目录/sys/class/gpio,可以看到设备gpiochi...
MPSoC是Xilinx基于16nm工艺推出的异构计算平台,由于灵活、稳定,在业界得到了广泛的使用。异构计算是一个比较新的领域,需要协调硬件设计、逻辑设计、软件设计,对工程师的要求很高。实际设计过程中,很多工程师对实现PS/PL之间的数据交互感到头疼。 本文将介绍主要的PS/PL之间的数据交互办法。 3. MPSoC PS/PL之间的数据...
MPSoC 为PL提供了96个GPIO,通过EMIO管脚链接到PL。普通PL设计,一般只会用到几个GPIO管脚。可以使用Vivado IPI中的Slice IP, 从其中分出指定数量的管脚。 Slice配置界面 上图中,输入宽度是95,因为pl_reset占用率一个管脚。slice从输入中提取emio的[7:5]三位,作为输出。 Xilinx Linux 中缺省使能了GPIO驱动。对于...
EMIO：可将 PS 外设通过 PL I/O 映射扩展 存储子系统 片上内存：256 KB OCM（On‑Chip Memory），支持 ECC；外部存储：支持 32‑bit DDR4/LPDDR4 单/双通道，最高 2667 MT/s，带宽可达 21.3 GB/s，可选 ECC；引导接口：QSPI、eMMC、SD/SDIO、NAND、USB、JTAG 安全与启动 Zynq UltraScale+ ...
EMIO:(Extendable Multiuse I/O),可拓展多功能IO引脚。 EMIO依然属于PS部分,但是连接到了PL上,再从PL的引脚连到芯片外面实现数据输入输出。如果MIO不够用的话, PS 可以通过驱动 EMIO 控制 PL 部分的引脚 。EMIO 有 64 个引脚可供使用。 EPP:Extensible Processing Platform,可扩展式处理平台。
ZYNQ MPSOC具有2个独立的SD控制器。在SD模式下数据支持1bit/4bit方式通信。在Emmc模式数据支持1bit/4bit/8bit方式通信。SD控制器还可以通过EMIO映射到PL IO使用。控制器通过APU或者RPU以及AXI总线互联,控制内部还包括一个带FIFO的DMA控制器,以提高传输速度。 本文主要以SD模式的数据卡做介绍,同时给出EMMC的读写de...
Xilinx Zynq UltraScale+ MPSoC FPGA 高端开发板 支持XILINX Vitis-AI DPU,支持 PCIe 3.0 x8 集成H.264/H.265 视频编解码器,4K 视频图像处理 满足网络通信、高速数据交换存储、工业控制、深度学习、AI 智能、云计算、4K 视频传输处理以及航空航天应用
mpsoc 中的 MIO 在系统中的起始引脚号是 332,而且,SOC 包含 78 个 MIO 引脚,96 个 EMIO 引脚。所以,AXI GPIO 的起始引脚为332 + 78 + 96 = 506. 3.2 如何获取中断对应 UIO 设备节点 设备树中包含了所有PL 到 PS 的中断信息(注意中断号要减去 32): ...
04_MPSoC开发之固化程序 05_利用批处理建立Vitis工程 二、MPSoC外设基础开发 06_RTC及中断控制器介绍 07_RTC中断实验程序分析 08_MIO GPIO结构介绍 09_MIO GPIO按键及LED控制实验 10_EMIO GPIO按键及LED控制实验 11_PS端UART结构介绍 12_PS端UART读写例程 ...