下图右上角显示了Kintex-7中GTXE2的位置,由4个GTX Quad组成,每个GTX Quad由一个GTXE2_COMMON和4个GTXE2_CHANNEL组成,其中GTXE2_COMMON和GTXE2_CHANNEL是用于例化该单元的原语。 3.2 Quad 单个Quad的内部结构如下图,包含了1个GTXE2_COMMON和4个Four GTXE2 CHANNEL,时钟都是来自差分时钟输入,有两个差分输入对IBU...
input wire DRP_CLK_IN_N, 我们参照Example Design中对该时钟的处理: 先经过IBUFDS转为单端时钟,然后经过BUFG,再给到GTX核。 IBUFDS IBUFDS_DRP_CLK ( .I (DRP_CLK_IN_P), .IB (DRP_CLK_IN_N), .O (DRPCLK_IN) ); BUFG DRP_CLK_BUFG ( .I (DRPCLK_IN), .O (drpclk_in_i) ); 这里,...
input wire DRP_CLK_IN_P, input wire DRP_CLK_IN_N, 我们参照Example Design中对该时钟的处理: 先经过IBUFDS转为单端时钟,然后经过BUFG,再给到GTX核。 IBUFDS IBUFDS_DRP_CLK ( .I (DRP_CLK_IN_P), .IB (DRP_CLK_IN_N), .O (DRPCLK_IN) ); BUFG DRP_CLK_BUFG( .I (DRPCLK_IN), .O (...
使用GTX/GTH/GTx参考时钟: 优点:适用于高速数据收发场景,时钟频率高,稳定性好。 缺点:受限于GTX/GTH/GTx的数量和布局,且可能需要额外的布线资源。 4. 实现步骤或示例代码 以使用MMCM生成时钟为例,以下是Vivado约束文件(XDC)中的示例代码: xdc # 定义基准时钟 create_clock -name clk_in -period 10.0 [get...
1.FPGA TX Interface:TX接口就像是进入TX数据路径的网关,在时钟TXUSRCLK2的上升沿将要发送的数据写入到TXDATA端口,TXDATA端口的宽度可配置成2,4,8个字节。具体配置为TX_DATA_WIDTH控制FPGA接口宽度(FPGA Interface Width),TX_INT_DATAWIDTH属性控制内部数据宽度(Internal Data Width),对应关系如下图。
ip_gtx ip_gtx_init_i ( .sysclk_in (sysclk_in_i), //系统时钟 .soft_reset_tx_in (soft_reset_tx_in), //0 .soft_reset_rx_in (soft_reset_rx_in), //0 .dont_reset_on_data_error_in (dont_reset_on_data_error_in), //0 ...
ip_gtx ip_gtx_init_i ( .sysclk_in (sysclk_in_i), //系统时钟 .soft_reset_tx_in (soft_reset_tx_in), //0 .soft_reset_rx_in (soft_reset_rx_in), //0 .dont_reset_on_data_error_in (dont_reset_on_data_error_in), //0 ...
gtx_clk为IP核工作的全局时钟源,频率125MHz。s_axi_aclk为AXI-Lite接口的同步时钟。其余时钟refclk、gtx_clk90等均与GMII、RGMII接口与外部PHY芯片连接有关。 7.2.2用户接口 这里对一些重要的用户接口进行说明,其他接口可参考IP核手册。 7.2.2.1AXI-Stream接收接口 ...
gtx_clk -fall_to [get_clocks $rgmii_tx_clk] -setupset_false_path -fall_from $ip_gtx_clk ...
set_property LOC GTXE2_CHANNEL_X0Y4 [get_cells gtx_8g_support_i/gtx_8g_init_i/inst/gtx_8g_i/gt0_gtx_8g_i/gtxe2_i] 要改的话,当然同时GTX的时钟也得改 set_property LOC AD5[get_ports Q1_CLK0_GTREFCLK_PAD_N_IN ]set_property LOC AD6[get_ports Q1_CLK0_GTREFCLK_PAD_P_IN ] ...