在每个GTX有多个参考时钟选项的情况下,设计的时候根据需求设置 QPLLREFCLKSEL[2:0]和CPLLREFCLKSEL[2:0]。该遵守的规则还是要遵守的:1个外部参考时钟所驱动的Quad总数不超过3个,或驱动的Transceiver不超过12个。 1.5 QPLL/CPLL工作原理 算了, 略过吧,有兴趣具体查阅手册《UG476》。 二、系统时钟 对应IP设置的...
1.1参考时钟接口要求 FPGA收发器GTX/GTH参考时钟接口提供两种连接方式:LVDS(如图1所示)和LVPECL(如图2所示)。我们在选择晶振时,至少要支持其中一种接口输出电平标准。图2所示的电阻值为一般推荐值,实际偏置电阻值需要参考晶振手册。图1和图2中交流AC耦合电容作用:1)阻断外部晶振和GTX/GTH收发器Quad专用时钟输入管脚之...
通常,高速信号到达接收端的Pin位置,称为远端;进入Pin后,被接收端的均衡处理之后的信号,称为近端。在一些均衡能力比较优秀的Serdes上(例如Xilinx的GTX/GTH),远端处的眼图(可以通过高速示波器进行测量)无法睁开,但是近端处的眼图可以完全睁开。这就是均衡器无法忽视的重要作用。 这也带来一个问题,就是如何测量眼图。...
GTP、GTX、GTH和GTZ: 这四个是Xilinx 7系列FPGA全系所支持的GT,GT的意思是Gigabyte Transceiver,G比特收发器。通常称呼为Serdes、高速收发器,GT,或者用具体型号(例如GTX)来称呼。 7系列中,按支持的最高线速率排序,GTP是最低的,GTZ是最高的。GTP被用于A7系列,GTZ被用于少数V7系列。从K7到V7,最常见的是GTX和...
通过查阅XILINX官方数据手册DS180,我们可以知道以下几点信息: 1) Xilinx高速收发器分为GTP(最高支持6.6Gb/s),GTX(最高支持12.5Gb/s),GTH(最高支持13.1Gb/s),GTZ(28.05Gb/s)。如下图所示Artix7搭载的就是GTP最高支持6.6Gb/s,所以决定了Artix7实现不了万兆网。
具体原理是待测GTX的TX发送数据,送往辅助的FPGA的GTX,辅助GTX从RX收到数据后直接送给TX发送出去,待测GTX的RX端接收到辅助GTX TX端发来的数据,完成环回。相当于利用辅助GTX来实现一个外部环回。需要注意的是,远端环回的使用是由条件限制的,具体请参考7系列GTX/GTH的手册UG476。
经过上面的三种方案验证,怀疑是从核不能独立工作。于是查阅GTX手册,看到GTX的外部时钟使用模式如下图: GTXE2_CHANNEL/ GTHE2_CHANNEL必须为每个收发器实例化原语。如果需要高性能QPLL时,必须实例化GTXE2_COMMON/GTHE2_COMMON原语。若速率要求不高,则可以每个通道用CPLL.用QPLL时,每个QUAD块上若用多个GTX接口,则需要...
GTP、GTX、GTH和GTZ: 这四个是Xilinx 7系列FPGA全系所支持的GT,GT的意思是Gigabyte Transceiver,G比特收发器。通常称呼为Serdes、高速收发器,GT,或者用具体型号(例如GTX)来称呼。 7系列中,按支持的最高线速率排序,GTP是最低的,GTZ是最高的。GTP被用于A7系列,GTZ被用于少数V7系列。从K7到V7,最常见的是GTX和...
参考时钟对于MGT正常工作至关重要。您应该非常小心地处理参考时钟选择甚至路由。请参考Xilinx:7系列FPGA GTX / GTH收发器和Xilinx:UltraScale架构GTY收发器的参考时钟选择和分配”部分。如果参考时钟及其路由设计不正确,可能会导致编译失败甚至MGT无法工作。 示例1:在协议IP之间共享时钟 ...
GTX/GTH收发器包含一个TX缓冲器和TX相位对齐电路来解决XCLK和TXUSRCLK的相位差异。当TX相位对齐电路使用时TX缓冲器被旁路,所有的TX链路必须要么使用TX缓冲器,要么使用TX相位对齐电路,二者选其一。 下表列出了这两个功能的优缺点 使用TX buffer 操作起来简单,而且更加健壮。