Xilinx FPGA的I/O兼容多种电平标准,包括LVTTL、LVCMOS、LVDS、LVPECL等,下面对各类电平标准做简要介绍。 一、LVTTL(LowVoltage Transistor-Transistor Logic) LVTTL电平标准即低电压三极管-三极管逻辑电平标准是EIA/JESDSA的一种通用的3.3V电平标准,该标准的输入输出供电电压(VCCO)为3.3V,不需要参考电压(VREF)和终端电压...
Xilinx FPGA IO的PCI和GTL电平标准 PCI(PeripheralComponent Interconnect) PCI电平标准即外设器件互联电平标准,该标准支持33MHz和66MHz的总线应用,包括PCI-X、PCI-33、PCI-66等各类电平标准,该标准的输入输出供电电压(VCCO)为3.3V,不需要参考电压(VREF)和终端电压(VTT)。 PCI33_3和PCI66_3电平标准的具体参数如下...
FPGA管脚支持电平标准多,速度跨度大,那是因为Xilinx有灵活巧妙的器件结构设计。不同系统器件SelectIO性能不同,同一款芯片HP Bank与HR Bank性能同样不同,原因都是因为不同类型Bank SelectIO结构复杂度不同。下面20nm Ultrascale器件SelectIO举例说明。 Ultrascale器件一个HP Bank 52个UserIO,其中4组每组12个管脚共48个...
单端的I/O管脚支持LVTTL、LVCMOS、HSTL、PCI等等常用的电平标准。差分的I/O管脚则支持LVDS、差分HSTL等差分信号。但在其官方文档中,竟然没有描述支持很常用的LVPECL差分信号,甚是奇怪。如下图所示为1个I/O接口示意图(IOB): 总的来说,7系列FPGA同前几代相比,最大的区别就是: 多了专用于高速接口信号的HP BANK...
当使用DIFF_TERM属性是,必须对LVDS或者其他2.5V电平标准I/O bank提供恰当电压,并且该属性只用于输入差分I/O。 8.内部VREF 7系列FPGA的VREF电压可以由芯片内部产生或者由外部电源供电,使用芯片内部产生VREF电压可以消除外部电源供电。当VREF管脚不作为电源管脚使用或者使用内部参考电源(INTERNAL_VREF)时,它可以作为普通I...
在HP I/O bank中，如果I/O标准电压要求≤1.8V，但是如果Vcco≥2.5V，则FPGA器件自动进入过压保护...
除某些例外,每个I/O Bank包含50个SelectIO引脚,每个bank最末端的两个引脚只能作为单端I/O标准使用,其余48个引脚可用于单端或差分标准,使用两个SelectIO引脚组合在一起作为差分 (P/N) 对。每个SelectIO资源都包含输入、输出和三态驱动程序。 图8是HP bank与HR bank的IO模块,其中PAD是FPGA的金属管脚,IOB是输入、输...
此外,I/O功率成为在功耗和性能平衡过程中需要考虑的另一重要因素,通过更为优化的I/O选择可以进一步降低总体功耗,驱动力量大电平标准所消耗的功率也更大,因此功率随输出速率和跳变速率线性变化。然而LVDS是个例外,因为它采用了与跳变速率无关的固定电流源,使用serial transceiver替代并行LVDS并行组实现FPGA数据互联可以节...
在FPGA IOB内部,Pad输出之前,内置上下拉电阻。且可以通过Passive Pull-up/Pull-down模块控制两个MOS管的导通与否来控制是否使能上下拉电阻。