BUFG_GT是被高速收发器GT和射频SOC中的ADC/DAC所驱动,BUFG_GT是这些模块实现驱动时钟布线轨道的唯一方式,用于GT时钟的分频。BUFG_GT_SYNC是BUFG_GT的同步器,是靠Vivado软件自动插入,不会在设计文件中体现,可以直接驱动布线轨道和分布轨道,也属于时钟缓冲器。 在UltraScale器件中每个GT Quad有24个BUFG_GT和10个BUFG...
BUFG_GT是被高速收发器GT和射频SOC中的ADC/DAC所驱动,BUFG_GT是这些模块实现驱动时钟布线轨道的唯一方式,用于GT时钟的分频。BUFG_GT_SYNC是BUFG_GT的同步器,是靠Vivado软件自动插入,不会在设计文件中体现,可以直接驱动布线轨道和分布轨道,也属于时钟缓冲器。 在UltraScale器件中每个GT Quad有24个BUFG_GT和10个BUFG...
BUFH可以被同一或水平相邻时钟区域的SRCC、MRCC、CMT、BUFG、GT时钟、互联逻辑(不建议)驱动,BUFH的输出可以驱动同一时钟区域的CMT、GT时钟、该区域中任意时钟节点(CLB、IOB、RAM、DSP等时钟节点),相当于收到区域限制的BUFG。 要使用BUFH,逻辑必须适合水平相邻的两个区域(左和右),如图10所示。它还可以用作时钟使能...
BUFG输出 相同或者水平相邻时钟GT输出时钟 本地内部互联 来自相同水平相邻的区域或者Bank的左侧或者右侧I/O Bank的时钟输入 图10、BUFH和BUFHCE原句 图11、BUFHCE例化语句如图12所示,要使用BUFH,逻辑必须适合水平相邻的两个区域(左和右)。时钟使能引脚可以完全关闭时钟,从而实现潜在的节能。与驱动两个相邻区域的BUFG相...
CMT(PLL&MMCM):其能被BUFG、SRCC(本时钟区域以及上下相邻时钟区域)、MRCC(本时钟区域以及上下相邻时钟区域)、GT(本时钟区域)、BUFR(本时钟区域或者上下相邻时钟区域加上BUFMR)、BUFMR、MMCM/PLL.CLKOUT0~3驱动;其能驱动BUFG、相同时钟区域内的BUFIO、BUFR、BUFH以及水平相邻的时钟区域的BUFH、MMCM/PLL。
BUFG_GT / BUFGCE_DIV GT* _COMMON / GT*_CHANNEL / IBUFDS_GTE3 BITSLICE_CONTROL / RX*_BITSLICE ISERDESE3 如果用户定义的时钟(主时钟或衍生时钟)也在同一网列表对象(即在同一定义点(pin 或 net)上定义,Vivado 则不会自动创建衍生时钟。 2.4.3.1 自动衍生时钟示例 ...
全局时钟缓冲器(BUFG)可以通过HROW驱动到每个时钟区域。水平时钟缓冲器(BUFH)通过HROW驱动到区域中的每个时钟点。BUFG和BUFH在HROW上共享路由通道。I/O缓冲器(BUFIO)和区域时钟缓冲器(BUFR)位于I/O Bank内。BUFIO仅驱动I/O时钟资源,而BUFR驱动I/O资源和逻辑资源。BUFMR使BUFIO和BUFR实现多区域级联。时钟引脚(CC...
GT时钟之RXOUTCLK、TXOUTCLK:其被专用的串行收发器模块驱动;其能驱动BUFG、相同时钟区域内的CMT、BUFMR、BUFH以及相邻时钟区域内的BUFH。 MGTREFCLK:其被外部MGT时钟源驱动;其能驱动BUFG、相同时钟区域内的CMT、BUFMR、BUFH以及相邻时钟区域内的BUFH。 CMT(PLL&MMCM):其能被BUFG、SRCC(本时钟区域以及上下相邻时钟区...
BUFR有4个track驱动逻辑资源、CMT和BUFG; CMT在一定条件下可以通过CMT Backbone驱动上下相邻的CMT; 一个Region中的时钟资源可以驱动本Region或者水平临近Region的时钟BUFFER; CMT、CC管脚和GT时钟可以通过BUFH来驱动左右相邻Region 下图是BUFR/BUFMR/BUFIO的详细结构图: ...
表2:7 Series Intergrated Block for PCI Express支持的线速及用户接口位宽 表3显示了针对不同通道配置,PCIe硬核资源使用情况。 表3:针对不同通道配置,PCIe硬核资源使用情况 表4显示了针对不同通道、线速配置,PCIe硬核BUFG资源使用情况。 表4:针对不同通道、线速配置,PCIe硬核BUFG资源使用情况...