我事先在D盘建了一个文件夹,路径为D:\IVerilog-test 一切准备就绪后,新建一个文件“test”,先将这个文件另存为至这个路径,在保存文件的时候在下拉框中选择保存类型为“Verilog”,此时保存的文件为test.v,为Verilog源代码文件。 test.v: module counter(out, clk, enable,reset); output[7:0] out; input cl...
ctrl + shift + P 打开命令面板 输入testbench命令运行,无法输出testbench代码: 控制台报错: 原因:文件夹或文件名有空格或其他不规范字符 发布于 2022-03-17 13:19 verilog-hdl Visual Studio Code Remote Development Verilog HDL 赞同11 条评论 分享喜欢收藏申请转载 ...