1.保持源码的基础上点击Run Synthesis或者Generate Bitstream 2.综合结束后,选择Synthesis下的Set Up Debug,然后跳出如下图,把红框的Cancel选中点击。 3.选中Netlist需要抓取的信号,右键选择Mark Debug;如果这里没显示想要抓取的信号,则须在步骤1的源码里头信号声明前添加(* dont_touch = "yes" *),这样信号才不会...
烧写完程序之后,就可以抓这些信号的波形,得到的波形图如下: 3.关于set up debug的使用: Set up debug算是一种自动添加ILA核的方法。在下面的对话框中加入我们要查看的信号,然后重新进行综合布局布线生成bit文件,烧写程序完成后出现波形界面。 注意其中信号的时钟域不同,生成的ILA核就不同: 手动添加的ILA核 时钟...
2️⃣ Set Up Debug:想要抓取更多信号?试试这个方法!在需要观测的信号前添加特定标记,然后综合、运行并设置调试。之后,你将看到自动生成的调试波形接口,方便你观测各种信号。📊3️⃣ Block Design中的ILA:选中你想要抓取的信号,右键选择“debug”,然后保存并重新生成block design。接着,生成bit流并下载文件。
不管是reg还是wire型的,接口信号或者内部变量,都可以添加。 2、在Setup Debug过程中,直接添加Netlist 我一般是,常用信号都加DEBUG标识,临时测量的就手动加net,需要的就加,不要的就删。 第二大部分 生成ILA模块 1、完成综合之后,Open Synth Design,点里面的Set Up Debug 2、按需要选一个 3、进去之后,就可以添...
在使用vivado进行在线debug时,可以设置如下变量对触发波形的位置进行设置,从而观察到想要观察的信号。发布于 2024-02-20 20:49・IP 属地湖北 内容所属专栏 FPGA开发笔记 FPGA开发过程中的问题记录,调试日志 订阅专栏 现场可编辑逻辑门阵列(FPGA) vivado
如图1所示,在最左侧的Flow Navigator子窗体,找到Open Synthesized Design,展开,点击Set Up Debug菜单,进度条跑完之后进入向导界面,如图2所示。 图2 set up debug向导 点击Next按钮,进入nets添加、删除界面,如图3所示。 图3 add/remove nets 点击Add/Remove Nets按钮,进入下一界面,如图4所示。 图4 ...
本文说明了在vivado环境中如何debug的流程,包括标记需要debug的信号(.v源文件)、管脚分配(.xdc)、综合(synthesis)、配置debug(set up debug)、布局布线(implementation)、生成“.bit”文件、下载“.bit”和“.ltx(ILA)”文件到芯片、debug信号波形(dashboard的波形显示和触发)。
在综合选项下点击set up debug,选择需要查看的信号即可 ILA 数据和波形的关系 1. hw_ila表示的是ila核 2. hw_ila_data表示保存在存储器中的ila文件 3. WCFG是波形配置(信号颜色,总线进制表示,信号顺序,marker等) 4. WDB是波形数据库(波形数据)
完成综合之后,Open Synth Design,点里面的Set Up Debug 按需要选一个 进去之后,就可以添加/删除被测net。如果提示没有参考时钟,右键选择一个合适的即可 选择FIFO深度。这个深度可以选很大,每个被测信号都会得到这么大的一个FIFO,所以逻辑分析仪非常占用bram资源!合...
所以有用高速下载器看不到波形,用低速可以。这就是调节JTAG的 tck时钟就可以了。 2. ila信号太多了跨越时钟的异步信号,这个综合不会提示给你任何错误,但是千万记得这个问题。要删除部分信号再看。 3. debug信号太多了。布线不了。这个会有提示错误,有时候也不会提示,需要删除部分信号才合适。