PS_LED0由控制PS_MIO7,PS_MIO7高电平,PS_LED就亮了 所以,双击block design里的IP核,MIO Configuration=》Peripheral(外设)=》勾选GPIO MIO 然后GPIO就可以使用了,这里打勾相当于加入说我们要用它,不管用不用这个外设一直在物理片上。 接着配置DDR,因为程序是存在DDR里的。
1.5 修改PS core IP 包括: 1. 使用Ctrl+T快捷键引出DDR端口+FIXED_IO端口,你忘了也不要紧,后面会提示你把这两个引出。 2. DDR的配置(仅是指选择DDR内存颗粒型号)。 1.5.1 引出DDR端口 图1.11 引出DDR端口 这个DDR_0可以改为DDR,也可以不改,此处不改了。 1.5.2 引出FIXED_IO端口 图1.12 引出FIXED_IO...
1、搭建vivado工程。 用户自建一个AXI接口,配置成AXI4、Full、Master类型。输入信号m00_axi_int_axi_txn控制内部开始数据传输。 通过axi_smc或者axi_interconnect跟PS_HP接口对接,可以实现N-1或1-N。 PS核部分配置出HP0接口,以及一个GPIO(PL扩展EMIO)来控制_axi_txn信号。 读写的起始地址设置在DDR的0x3000_0000。
双击PS模块,进入PS模块的配置界面。 第5步:DDR configuration设置:# 第6步:Peripheral I/O Pins 设置:# 在zedboard的原理图上面搜索:UART 检索到的结果为 对应着PS_MIO48,PS_MIO49 先找到MIO 然后找MIO48,MIO49 选择UART行对应的有MIO列的选项。 第7步:PS-PL configuration# 第8步:MIO configuration 复检...
初始化 PS 端配置,这些配置也就是在Vivado工程中对ZYNQ核的配置。包括初始化 DDR,MIO,SLCR 寄存器。主要是执行 ps7_init.c 和 ps7_init.h,ps7_init.tcl 的执行效果跟 ps7_init.c 是一样的。 如果有 PL 端程序,加载 PL 端 bitstream 加载second stage bootloader 或者 bare-metal 应用程序到 DDR 存储...
验证例程为pl_write_ddr_lite,其中MCU_2_FPGA的IP为修改的axi-lite的slave的IP,用于PS向PL部分发送数据。 axi_lite_wrddr模块是修改的AXI-Lite的Master的IP,用于实现想DDR的某一地址写入数据。 在使用时,由于对该IP进行了修改,若设置多次传输数据,将会对同一地址写入相同的数据,该模块主要是为了对一个地址写一...
AXI-HP(High Performance Ports):四个高性能AXI接口,带有FIFO缓冲来提供批量读写操作,并支持PL和PS中的存储器单元的高速率通信,数据宽度为32位或64位,在所有四个接口PL都是做主机的 用于PL访问PS上的存储器(DDR和On-chip RAM) AXI-ACP(Accelerator Coherency Port):在PL和APU内的SCU之间的单个异步连接,总线宽...
Vivado IP块是一种在FPGA(现场可编程门阵列)开发中使用的集成电路设计工具。它提供了一种方便的方式来设计和实现各种功能模块,其中包括图像块的读写到DDR(双数据率)存储器。 图像块读写到D...
5)DDR Configration 页面主要是对 DDR控制器一些参数的配置; 6)Interrupts 页面主要是对中断进行配置管理 4.点击 PS-PL Configuration ,在 Gemeral 目录下,选择UART1 波特率是115200,并取消不用的AXI GP0接口 5.点击 Peripheral I/O Pins ,会出现以下的 IO 配置界面。(这里为了将程序下载到SD或Quad SPI Flash...