为什么在Vivado 创建了led项目文件,点RTLanalysis底下的open elaborated design [图片] 后运行就关闭了,明明…显示全部 关注者1 被浏览6 关注问题写回答 邀请回答 好问题 添加评论 分享 暂时还没有回答,开始写第一个回答下载知乎客户端 与世界分享知识、经验和见解...
(1)将需要封装的模块设置为顶层模块 (2)综合或实现需要生成edif的verilog或vhdl源文件。 (3)open Elaborated Design or Open Synthesized Design or Open Implemented Design (4) tcl console:write_edif xx.edf (5) tcl console:write_verilog -mode synth_stub xx_stub.v (6) 调用 xx.edf和xx_stub.v 3...