set_clock_sense -positive -clocks [get_clocks clk1] [get_pins ff_asyn_reg/C] group_path -name {group_path} -weight 1.000 -from [get_ports {d1 d2}] 六、参考文件 《ug906-vivado-design-analysis-en-us.pdf》 静态时序时序分析
约束文件 //创建主时钟和生成时钟create_clock -period 10.000 -name clkin1 -waveform {0.000 5.000} -add [get_ports CLKIN1]create_clock -period 5.000 -name clkin2 -waveform {0.000 2.500} -add [get_nets CLKIN2]create_clock -period 4.000 -name clk2 -waveform {0.000 2.000} -add [get_ports ...
path group:时序分析的时钟来源 path type:路径类型,此路径为建立时间的分析 requirement:时序要求,设定为100MHz,所以就是10ns data path delay:组合路径的数据延时,包括组合逻辑器件的延时(logic)和布线延时(route) logic levels:逻辑级数,即两个寄存器之间存在多少级组合逻辑 clock path skew:时钟到达目的寄存器和源...
Number of per endpoint:控制每个路径终点的最大路径数,该值一定是小于或等于maximum number of paths per clock or path group的值,等效的tcl命令为-nworst Limits paths to group:设置每个时钟组的路径数,每个时钟属于一个时钟组 3.1.3 Path display Display paths with slack greater than:通过路径的slack值进行...
3.1.2 path limits Number of paths per clock:控制每个时钟组或路径组的最大数目,等效的tcl命令为-max_paths Number of per endpoint:控制每个路径终点的最大路径数,该值一定是小于或等于maximum number of paths per clock or path group的值,等效的tcl命令为-nworst ...
公众号:OpenFPGA 第四步:在“Vivado%”提示符后输入“report_timing -sort_by group -max_paths 100 -path_type summary -file $outputDir/post_route_timing.rpt”命令,生成时序报告。 第五步:在“Vivado%”提示符后输入“report_clock_utilization -file $outputDir/clock_util.rpt”命令,生成时钟利用率报告...
修改Maximum number of paths per clock or path_group至100(根据自己需要),点击“OK”按钮。 4.分析时序报告 比如图中的路径“Path7”,第一列的“Slack”指的是建立时间的松紧程度。该值为正值代表该路径的布线满足时序要求。“Levels”为1,代表数据路径上的组合逻辑为1级,“High Fanout”代表该路径的扇出为4...
4. Since the source and destination clk of the critical path is clk_pll_i, I added the command: ''group_path -name [get_clocks clk_pll_i] -weight 2'' in the constrains file. Although the resulted critical path changed, but it is still with the clock of clk_pll_i I d...
最大化全部忽略CDC路径的约束,即采用set_clock_groups 或是set_false_path对时钟关系进行约束,从而对跨时钟域的路径全部忽略。 ● 示例:set_clock_groups -asynchronous -group clkA -group clkB ● 优势:简单、快速、执行效率高。 ● 劣势:会掩盖时序报告中所有的跨时钟域路径,容易误伤,不利于时序分析。
最大化全部忽略CDC路径的约束,即采用set_clock_groups 或是set_false_path对时钟关系进行约束,从而对跨时钟域的路径全部忽略。 ● 示例:set_clock_groups -asynchronous -group clkA -group clkB ● 优势:简单、快速、执行效率高。 ● 劣势:会掩盖时序报告中所有的跨时钟域路径,容易误伤,不利于时序分析。