右键design_1,然后点击Generate output Products,再点击Generate,将我们描述的结构生成Output Product。 这里会报错,因为没连接时钟,我们连一下,按住拖动就可以。当然我们也可以删掉这个接口。 当然,由于这里不会用到这个AXI总线时钟信号输入引脚,我们可以直接删除它。双击PS,在弹出菜单中取消勾选下方选项。 删除AXI总线时...
按照下图,选中块设计,右键先选择 “ generate output product...”,等待完成后在选择 “create HDL wrapper...”,即可自动生成顶层代码。 如果出现下面的界面,可选择下拉菜单中的最大值,这个选项表示运行时vivado软件可使用的最大核心数。 最终自动生成的顶层代码如下,就是对建立的原理图工程做了模块调用,其本质还...
2. 在做导出前,请确认工程中的IP和BD均已成功完成generate output product操作,如果export_simulation获取不到相关文件会报错。 另外需要提到的是,在GUI的工程模式下,利用Export Simulation Files对话框来导出设计的仿真文件,Vivado会自动在export_simulation之前先运行export_ip_user_files -no_命令,以确保支持IP(core...
随后弹出“Generate Output Producta”对话框,点击Generate. 在IP Sources出口下,找到并单击fifo_generate_0.veo文件,可见verilog例化模板代码: fifo_generator_0 your_instance_name ( .clk(clk), // input wire clk .srst(srst), // input wire srst .din(din), // input wire [7 : 0] din .wr_en(...
完成配置后,依次进行 ValidateDesign, Create HDL wrapper, Generate Output Product (OOC) , Export Hardware。因为这里没有用到PL端,所以不用生成比特流。 Step 2 制作第一个启动镜像: 创建FSBL 工程。 配置FSBL,在 src 目录下找到 xfsbl_config.h,修改其中的宏定义如下: ...
接着就弹出了“Generate Output Products”窗口,我们直接点击“Generate”即可,如下图所示: 之后我们就可以在“Design Runs”窗口的“Out-of-Context Module Runs”一栏中看到该 IP 核对应的 run“clk_wiz_0_synth_1”,其综合过程独立于顶层设计的综合,所以此时我们可以看到其正在综合,如下图所示: ...
1、在Block Design面板下,展开Design Source,选择Generate Output Products。 2、在左侧的工作流面板中的IP工具下,单击Generate Block Design. 你可以在一个高层次设计中集成一个IP block。这样做的方法是,在高层次的HDL文件中,实例化这个Block设计。 为了实例化一个更高的层次,在Block Design面板中的Design Sources...
1、在Block Design面板下,展开Design Source,选择Generate Output Products。 2、在左侧的工作流面板中的IP工具下,单击Generate Block Design. 你可以在一个高层次设计中集成一个IP block。这样做的方法是,在高层次的HDL文件中,实例化这个Block设计。 为了实例化一个更高的层次,在Block Design面板中的Design Sources...
完成配置后,依次进行 Validate Design, Create HDL wrapper, Generate Output Product (OOC) , Export Hardware。因为这里没有用到PL端,所以不用生成比特流。 Step 2 制作第一个启动镜像: 创建FSBL 工程。 配置FSBL,在 src 目录下找到 xfsbl_config.h,修改其中的宏定义如下: ...
第七步：右键点击generate outputproducts，生成我们构建的系统。等待几分钟，生成后，系统中添加了一些文件...