[放置30-12]找到具有多个IO标准的IO总线FIXED_IO_MIO。 与此总线相关联的部件有:IOSTANDARD的IOSTANDARD的IOSTANDARD的IOSTANDARD的IOSTANDARD的IOSTANDARD的FIXED_IO_MIO [53] LVCMOS18 FIXED_IO_MIO [52] LVCMOS18 FIXED_IO_MIO [51] LVCMOS18 FIXED_IO_MIO [50] LVCMOS18 FIXED_IO_MIO [49] LVCMOS18 FIXED...
[放置30-12]找到具有多个IO标准的IO总线FIXED_IO_MIO。与此总线相关联的部件有：IOSTANDARD的IOSTANDARD...
Package Pin:port约束的位置 I/O Std:port的IO标准 Bank:port所属的时钟区域 Vcco:电源供电电压 Fixed:是否固定位置 Vref:参考信号电压 Driver strength:输出buffer的驱动强度,单位是mA,和I/O标准有关联关系 Slew type:上升沿和下降沿变化的快慢 2.2 I/O 类型 器件中可以布局I/O的pin类型可以查看Package的设置...
1. 使用Ctrl+T快捷键引出DDR端口+FIXED_IO端口,你忘了也不要紧,后面会提示你把这两个引出。 2. DDR的配置(仅是指选择DDR内存颗粒型号)。 1.5.1 引出DDR端口 图1.11 引出DDR端口 这个DDR_0可以改为DDR,也可以不改,此处不改了。 1.5.2 引出FIXED_IO端口 图1.12 引出FIXED_IO端口 这个FIXED_IO_0可以改为...
1.5.2 引出FIXED_IO端口 1.5.3 DDR配置 1.6 引出myip_v1_0_0的GPIO_LED端口 1.7 更新BD 1.7.1 Generate the Output Products 1.7.2 Create a HDL wrapper 1.8 添加4个PL pin的约束 1.9 生成bitstream 1.10 导出硬件 1.11 打开SDK 1.12 新建应用项目 ...
每一个端口都有Fixed属性,表明该逻辑端口是由用户赋值的。端口必须保持锁定状态,才能避免生成比特流时不会发生错误。选中I/O端口,右键菜单中通过Fix Ports和Unfix Ports来切换端口状态。 RTL工程中,端口的方向只能从RTL源文件中获取,不能人工定义;在I/O规划工程中,需要人工定义I/O的方向。对于7系列、Zynq系列、Ult...
8、完成最小系统设置:其中内部设置的UART1引脚内部设置,未显示出来,其实包含在了FIXED_IO。展开FIXED_IO可查看被固定的IO口包含了哪些IO口:包含了含有串口UART1的MIO口、处理器的时钟口.。(5) 完成IP 集成文件(bd文件)完成处理器配置后,为了便于bd文件作为工程的子模块,可以将bd文件例化为HDL文件。展开design So...
在Diagram页,点击Run Block Automation,然后Run Block Automation对话框打开,选择/processing_system7_1,这时,会出现一个对话框,这个IP核会自动为FIXED_IO和DDR接口创建外部连接,点击OK。 用同样的方法,我们增加外设,在Diagram右击,选择Add IP,在搜索页,输入gpio找到AXI GPIO IP,点击enter确认添加,重复上述步骤,输入...
在Diagram页,点击Run Block Automation,然后Run Block Automation对话框打开,选择/processing_system7_1。这时。会出现一个对话框,这个IP核会自己主动为FIXED_IO和DDR接口创建外部连接,点击OK。 用相同的方法,我们添加外设。在Diagram右击,选择Add IP,在搜索页,输入gpio找到AXI GPIO IP,点击enter确认加入,反复上述步骤...
在Block Design中点Add IP,找到ZYNQ7 processing System,此模块即7020 ARM-A9的处理器。点击Run Block Automation,会自动优化配置这个处理器,并把DDR, FIXED_IO的线也连好了。 双击它,在PS-PL Configuration中启用一组AXI master。 在Clock Configuration中出一个25M clock,供PL内部pll使用。