在FCLK_CLK1右键选择“Create Port”,创建为时钟接口,如下图所示 然后将FCLK_CLK1连接到FCLK_CLK1 port上。 增加后的设计布局
全部选择,然后右键选择时钟,如下图所示 选择FCLK_CLK1时钟,因为此时钟为150Mhz,而APB总线时钟为FCLK_CLK0为50Mhz,用150Mhz时钟采样便于观测,然后一路默认完成。然后再生成bit文件。 调试过程 先在SDK中启动PL DMA PS部分的测试程序,停在main函数处。 然后在vivado中programdevice,启动ILA调试窗口。 选择“Trigger ...
set_clock_groups-name async_clk0_clk1-asynchronous-group{clk0 usrclk itfclk}-group{clk1 gtclkrx gtclktx} 5.3 排他时钟组(Exclusive Clock Groups) 一些设计具有几种需要使用不同时钟的操作模式。时钟之间的选择通常使用诸如BUFGMUX和BUFGCTRL或A LUT的时钟多路复用器来完成。 通过使用set_clock_groups的...
右键FCLK_CLK0,点击make external,然后再auto 连线 然后为BD create wrapper 最后将我们之前写好的run_led.v加入到source里面。 源码如下 run_led.v modulerun_led(inputRSTn_i,outputreg[1:0]LED_o);wireCLK_i;reg[31:0]Counter;sys_clk_wrappersystem_clk1(.FCLK_CLK0_0(CLK_i));//脉冲计数器always...
always@(posedge FCLK_CLK0) begin if(!peripheral_aresetn) begin S_AXIS_tvalid <= 1'b0; S_AXIS_tdata <= 32'd0; S_AXIS_tlast <= 1'b0; state <=0; end else begin case(state) 0: begin //等待允许发送且接收到来自从机的ready信号 ...
选择Clock Configuration,在PL Fabric Clocks 中 选择 FCLK_CLK0 在MIO Configuration中只留下UART1,其他的如ENET0等都不选(这里和设计一一样) 点击ok: 好,现在到我们比较重要的地方了,添加GPIO的IP。点击添加IP按钮 双击添加AXI GPIO后: 右键AXI GPIO,选择Block Properties,修改名称 ...
导出到SDK后直接运行任何一个程序,FCLK_CLK0就会运行了 3.7实验结果 下载过程下载完成后LED流水灯就运行起来了。 3.8本章小结 本章详细讲解了VIVADO 下如何创建自定义的工程,并且通过IP连线快速完成工程设计。由于LED 是PL资源需要PL时钟才能工作,本章从PS部分的PLL引出的时钟输入给PL部分的LED程序。之后启动SDK,SDK...
主时钟clk0经由MMCM产生usrclk和itfclk。第二个主时钟clk1有GTP恢复产生并由MMCM 产生时钟gtclkrx和gtclktx。 通过-asynchronous创建异步时钟组 set_clock_groups -name async_clko_clk1 -asynchronous -group {clk0 usrclk itfclk} \ -group {clk gtclkrx,gtclktx} 也可通过get_clocks -include_generated...
下图中,主时钟clkin通过端口进入FPGA,使用一个寄存器REGA对其2分频,得到的生成时钟clkdiv2驱动其它的寄存器管脚。 可以采用如下两种方法对生成时钟进行约束: #定义主时钟,周期10ns,50%占空比 create_clock -name clkin -period 10 [get_ports clkin] #约束方法1,主时钟作为源点 ...
让FCLK_CLK0~3都出时钟,频率翻倍; 删除重新添加ps核,频率翻倍; 更换另一块核心板;频率翻倍;--- 说明翻倍的bug已经在bit文件里面 最近新跳出一个错误。几次generate后就没有了。官网的issue说这个error不是问题 Failed to restore IP 'clk_wiz_0' customization to its previous valid configuration ...