Vivado中进行ZYNQ硬件部分设计方案 Vivado中进行ZYNQ硬件部分设计 Step1: Viavdo中选择XC7Z010-1CLG400器件,建立工程。 Step2: 建立Block Design。 Step6: 在“Address Editor”中查看、修改外设在总线上的地址。 Step8: 对于PL端的外接引脚,需要设置相应的Constraints。 Step11: 从这一步开始,开发平台转移到SDK平...
描述 这个设计是根据avnet的PL dma带宽测试程序修改过来的,只使用了其中的HP0一个PLDMA。分为两个部分进行设计,第一部分是关于vivado中的block design部分,就是通过ip进行设计。第二部分是PLDMA的源码部分。 首先定制zynq核,ddr与uart的配置省略,前面已经写过很多。 配置PL PS互连配置 配置PL IO的工作时钟,FCLK_...
打开Address Editor标签页,这里是我们所使用的IP的内存映射,在这里有两个IP:GPIO和BRAM Controller,一般来说Vivado会自己主动分配这些内存映射。我们也能够改动它,这里把AXI BRAM Controller改成64K。 保存配置(CTRL+S)。 在工具栏那里,通过Validate Designbutton执行DRC(Design-Rules-Check) 假设成功会弹出成功的对话框...
Step6: 在“Address Editor”中查看、修改外设在总线上的地址。 Step7: 首先在Block design界面右击弹出的菜单中点击Validate Design,以验证Block Design的设计和连接是否有错误。至此Block Design完成了,但是还需要根据Block Design的配置生成相应的源代码。右击.bd设计,并选择“Create HDL Wrapper”。随后即生成了相应...
2.create block design 同样,Add IP 同样,也添加配置文件,这些都和设计一是一样的,没什么区别。 双击,ZYNQ7 Processing System 下面的就和设计一中有一些不一样了: 选择PS-PL Configuration,Enable M_AXI_GP0 interface 选择General , Enable Clock Resets 并且选择 FCLK_RESET0_N ,如下: ...
在生成比特流后,选择Open Implemented Design 将硬件信息导入到SDK 在这一步,我们将硬件信息导入到SDK,这一步需要将板子电源接上,并且把PROG和UART都已经连接电脑。具体如下所示: 1.在Flow Navigator,选择Open Block激活IP综合设计。 从Vivado菜单中选择Export Hardware for SDK, ...
2.create block design 同样,Add IP 同样,也添加配置文件,这些都和设计一是一样的,没什么区别。 双击,ZYNQ7 Processing System 下面的就和设计一中有一些不一样了: 选择PS-PL Configuration,Enable M_AXI_GP0 interface 选择General , Enable Clock Resets 并且选择 FCLK_RESET0_N ,如下: ...
点击Address Editor,若未分配IP地址,选中Unmapped address-> 右键 –> Auto assign。 点击Tools-> Validate Design,清掉Error和必要的Warning。 Validate时若报两个管脚clk频率对不上,双击管脚,把clock domain和fre HZ改成相应的。 点击Generate Block Design,这时系统就搭建好勒,并生成了HDL。
在Create Block Design弹出页。为IP子系统设计定义个名字 在IP子系统中。在中间的Diagram中选择Add IP 在搜索页。输入zynq找到ZYNQ7 Processing System IP 在Diagram页,点击Run Block Automation,然后Run Block Automation对话框打开,选择/processing_system7_1。这时。会出现一个对话框,这个IP核会自己主动为FIXED_IO...
在 Address Editor 中，若未分配 IP 地址，选中 Unmapped address，右键点击 Auto assign。点击 Tools-> Validate Design，清除 Error 和必要的 Warning。在 Validate 设计时，如果报告两个管脚的时钟频率不匹配，双击管脚，将 clock domain 和 fre Hz 调整为相应的值。点击 Generate Block Design，完成...