ZYNQ支持三种AXI总线,拥有三种AXI接口,用的都是AXI协议: AXI4:主要面向高性能地址映射通信的需求,是面向地址映射的接口,允许最大256轮的数据突发传输。 AXI4-Lite:是一个轻量级的地址映射单次传输接口, 占用很少的逻辑单元。 AXI4-Stream:面向高速流数据传输,去掉了地址项,允许无限制的数据突发传输。 数据在总线上...
5.将zynq的IRQ_F2P[0:0] 连接到AXI Timer的interrupt,点击zynq的GPIO\_0右键Make External,点击输出的引脚可以修改信号名称 生成顶层文件: 添加约束 连接到两个按键,AXI GPIO连接到SW5,EMIO 连接到SW7 set_property PACKAGE_PIN G19 [get_ports {gpio_sw_tri_i[0]}]set_property IOSTANDARD LVCMOS25 [get_...
5.设置完成后,点击ok。 双击AXI_GPIO,勾选 all outputs。 GPIO Width 选择4.如下图 6.点击ok,完成后。点击run connection automation。分别点击/axi_gpio_0/s_axi.和/axi_gpio_0/gpio.完成自连接。生成连接图如下 7.现在开始就要产生block design ,这个时间需要几分钟。 接着Create HDL wrapper。 8. 完成...
,右键单击空白处添加IP核,搜索栏输入GPIO,双击AXI GPIO 添加完成。 然后单击run connection automation 选择/axi_gpio_o/s_AXI,单击ok’有两个新IP核被自动添加了。 然后再单击run connection automation,Select Board Interface下选择leds_8bits. 这样就基本配置完成,IP Integrator会自动为AXI总线上的逻辑设备分配地址...
1. AXI interconnect 2. Processor System Reset 3. 自动完成了外设IP的AXI-Lite端口与ZYNQ7 Processing System的连接,默认接法是ZYNQ的FCLK_CLK0作为外设AXI时钟,Processor System Reset产生外设复位信号连接到所有外设的复位端口。 4. 将AXI GPIO的引脚引出。
create_bd_cell -type ip -vlnv xilinx.com:ip:axi_gpio:2.0 axi_gpio_0 三、综合 1. synth_design:对设计进行综合。 synth_design -top test_module 2. report_utilization:生成资源使用情况的报告。 report_utilization 3. report_timing_summary:生成时序约束分析报告。
图1.4 myip_v1_0_S00_AXI.v中将slv_reg0赋值给GPIO_LED 由图1.4的Hierarchy页面可以看出,myip_v1_0模块将myip_v1_0_S00_AXI模块例化为myip_v1_0_S00_AXI_inst了,所以myip_v1_0模块的定义也要修改,即修改myip_v1_0.v文件,见下图。
为AXI GPIO 模块运行自动连接后,将输出 GPIO 通道连接到触发器的 d_in,将触发器的 q_out 连接到输入 GPIO 通道。 全部连接好后,点击那个勾勾进行验证。 Block Design完成后,为Block Design生成顶层文件。 完成后可以看下整个项目的文件层次结构。 就是这样,OVER~...
然后单击run connection automation 选择/axi_gpio_o/s_AXI,单击ok’有两个新IP核被自动添加了。 然后再单击run connection automation,Select Board Interface下选择leds_8bits. 这样就基本配置完成,IP Integrator会自动为AXI总线上的逻辑设备分配地址空间,这样ARM就可以寻址到该设备。如图: ...
1.点击Run Connection Automation然后选择/axi_gpio_1/s_axi将GPIO IP和BRAM Controller连接到Zynq PS上 2.再次选择Run Connection Automation,连接/axi_gpio_1/gpio,然后会弹出一个对话框,选择板子接口为leds_8bits。这一步可是配置IP核,创建一些必要的文件约束(XDC) ...