1、打开添加或新建文件界面 点击左侧导航栏【Flow Navigator】下的【Project Manager】->【AddSources】或Sources中的“+”或快捷键“ALT+A”,打开设计输入添加界面。 如果是添加RTL源代码文件,则选择“add or create design sources”。 如果是添加约束文件,则选择“add or create cconstraints”。 如果是添加仿真...
第一步:【Flow Navigateor】-【Add source】按钮 弹出“Add Sources“对话框。在该对话框中,单击【Add or crete design source】按钮,弹出“Add Source Files”对话框。在该对话框中,定位到XXXXsource路径。 在该路径下,选择gate.v文件。可以看到在“Add Sources”对话框中添加了gate.v文件,并且注意下面的设置。
Source窗口下进入Constraints中,鼠标点击右键弹出弹窗,进入Add sources中可以创建或添加约束文件 点击Next 选择Create File 输入约束文件名,点击OK保存成功 2.4 Sources窗口“+”创建 在Source窗口下,有一个“+”图标,点击该图标 进入Add Sources窗口,剩余操作和2.3 Constraints目录下创建相同 2.5 菜单栏File中创建...
第一步:【Flow Navigateor】-【Add source】按钮 弹出“Add Sources“对话框。在该对话框中,单击【Add or crete design source】按钮,弹出“Add Source Files”对话框。在该对话框中,定位到XXXX\source路径。 在该路径下,选择gate.v文件。可以看到在“Add Sources”对话框中添加了gate.v文件,并且注意下面的设置。
在source结构中新建约束文件 选择第一个新建约束文件 新创建一个即可 命名后finish即可 创建完成后如图所示 编写如下约束文件(更可靠) set_propertyIOSTANDARDLVCMOS33[get_ports{led[3]}]set_propertyIOSTANDARDLVCMOS33[get_ports{led[2]}]set_propertyIOSTANDARDLVCMOS33[get_ports{led[1]}]set_propertyIOSTANDARDLVC...
六、在vivado主界面左侧面板点击“Add Sources”按键为工程新建源文件,如图10所示,选择“Add or create design sources”,点击“Next”。 图10新建源文件1 七、在弹出的对话框中,点击“Create File...”,文件类型“File type”选Verilog,文件名为water_led,如图11所示。点击“OK”、“Finish”、“OK”、“Yes”...
1. 在Flow Navigator界下点击 Add Sources. 2. 如下界面,第一个是添加或者新建XDC约束文件;第二个是添加或者新建设计文件;第三个是添加或者新建仿真文件。这里选择添加或者新建设计文件,再点击Next。 3. 这里点击Create File。Add Files表示添加已有的设计文件,Add Directories表示添加文件夹。
4.现在我们将编写一个使用这些函数的简单应用程序,扩展oled_test目录,右击src目录,选择New-> Source File,在下一个窗口中显示出来,在源文件中输入“mian.c”,然后点击Finish。 复制并粘贴下面的C代码到“main.c”中,点击保存或点击(Ctrl + S),这样oled_test应用程序和它的BSP都会被自动编译,生成可执行文件.elf...
新建工程点击Create Project,修改工程名称Project Type选择 RTL Project跳过Add Sources和Add ConstraintsDefault Part选择芯片型号,我使用的是ZYNQ 7010核心板,则输入“ xc7z010clg400-1”设计输入在source栏目里点 “+”号,选择Add or create design sources点击Create File,修改文件名,结束。其他选项默认双击刚才创建的...
完成之后,会进入到软件的工程操作界面,在source这一框里面,由于还没有添加或者编写源代码文件,所以需要选中design,然后右击选中add sources,添加已经编写好的源代码文件。 添加源文件 选中add or create design sources,即添加或者创建新的代码文件,然后点击next。