如图5-15所示,MMCM_BASE是基本时钟管理模块的原语,实现MMCM的基本功能;MMCM_ADV是在MMCM_BASE的基础上,增加输入时钟切换、同一CMT中MMCM之间连接、动态相移调节等功能。 图5-15 MMCM的两种原语 注意:Virtex-6不支持动态重配置端口。
这可以带来更低的功耗、更高的性能和更高的芯片资源使用效率。 Xilinx工具提供了便捷的DSP48的使用工具,用户可以在HDL中例化原语,或者调用CoreGen配置所需参数,设置相应功能,工具会自动配置OPMODE及内部寄存器。 FPGA
分布式RAM原语如表5-4所示。 表5-4 单口、双口和四口的分布式RAM的原语 (4) 移位寄存器(只能在SLICEM中使用):SLICEM的LUT还可配置成32位移位寄存器,无需使用SLICE中提供的触发器。以这种方法使用的LUT可以将串行数据延迟1到32个时钟周期之间的任意长度。移位寄存器的移位输入SHIFTIN和移位输出SHITOUT用来将LUT级联...
零保持时间延迟模式允许向后兼容,以使用Virtex-5器件中的零保持时间延迟功能的设计,在这种模式下使用时,不需要例化IDELAYCTRL的原语。在固定延迟模式,延迟值由属性IDELAY_VALUE确定的tap数决定,此值配置后不可更改,此模式必须例化IDELAYCTRL的原语。在可变延迟模式,配置后通过控制信号CE和INC来改变延迟值,此模式必须例化...
ÂRAMB36E1 原语RAMB18E1 原语 地址冲突在满足下列所有条件下才会发生地址冲突: - 同时启用了两个端口(ENA 和 ENB = 1) - 两个端口使用的不是同一个时钟 (CLKA ≠ CLKB) - Â 时钟之间的相位偏移介于 100 ps 和 3 ns 之间(或下一个时钟沿)Â - 对于两个端口来说,A14-A8、A5 和 A0Â 都...
设计中可以调用以太网MAC 的原语或者使用CoreGen 工具配置EMAC 参数来使用EMAC 模块。 5.1.10 PCIe 端点模块 PCIe2.0 标准对满足高性能、低功耗应用的需求非常关键,特别是在电信、服务器、高端视频市场。针对越来越多的PCIe 的应用,Virtex-6 FPGA 中嵌入了第二代的PCIe 内核,该集成的第二代PCIe 模块兼容PCI Expre...
在实例化原语时可能会出现这个问题,在 Core Generator 中使用 FIFO Generator 内核时也有可能出现该问题。 注意:这个问题只会在 RDCLK 和 WRCLK 彼此真正异步时才会出现,同样的时钟管理器生成的时钟不会受到影响。 如果RDCLK 和 WRCLK 为异步,而且 FIFO 的重置不同步于 RDCLK,即便重置信号满足时序分析过程中的时...
GT组件放置在现场。相应的BUFGCTRL组件放置在现场。如果GT和BUFGCTRL都放置在设备的同一半（TOP或BOTTOM）...
BUFH的原语如表5-9所示。 表5-9 BUFH的原语 (6) 高性能时钟(HPC-High Performance Clock)。 Virtex-6每个I/O列包含4个HPC。这些时钟由MMCM电源驱动,不由VCCINT供电,因此,这些时钟能改善JITTER和占空比。HPC结构图如图5-11所示,在I/O列中,HPC连接BUFIO,驱动I/O逻辑。4个HPC中的2个可以不通过多区域BUFIO直...