而综合是将设计从高层次向低层次推进的过程。能够用于综合的数据类型，才是能够用电路来实现的。例如，多维数组可以被仿真，但不见得能够被所有的EDA工具中的综合器所综合；非线性记录可以被仿真，但很多综合器不能够综合非线性记录。
为了提高CPLD芯片的性能及资源利用率,应采用专门的综合软件来对设计进行优化和综合。本设计采用Synplify7.3进行综合,并采用Active-HDL6.1进行时序仿真。在Synplify中使用有效的代码可以优化组合逻辑、减少逻辑延时,从而提高整体性能。此外,本设计还进行了多个文件的分块设计,然后将这些文件映射到顶层文件进行综合,并运用VHDL...