在上面的代码中，第29行引用了一个名为 clk 的对象，但是并没有声明这个对象。VHDL 编译器无法确定 clk 是一个信号还是一个变量，所以报出了错误。为了修复这个问题，应该在实体部分中声明 clk 对象，例如：这样，clk 对象就声明了，VHDL 编译器就可以识别这个对象了。
t没有定义。注意第一个process中虽然定义了一个t，但是它是局部变量，而在40行的需要再定义一次t。
至于出错提示中的错误个数，并非指描述中出现的次数。通常你将最前面出现的错误改正之后，其余错误提示也就随之消失了。
begin U0：前面加上这句：SIGNAL time_is_up :STD_LOGIC;SIGNAL o,remain_time:STD_LOGIC_VECTOR(3 DOWNTO 0);
RESET前面没有声明，或者前后拼写不一样
Error (10482): VHDL error at dclock.vhd(32): object "d1" is used but not declared 错误（10482）：VHDL 错误 在于dclock.vhd(32): 对象“d1”被使用但是没有声明。知道什么问题了吗？你改用d(1)试试
Error (10482): VHDL error at parity.vhd(12): object "std_ulogic" is used but not declared问题补充:匿名 2013-05-23 12:21:38 错误( 10482 ): VHDL误差parity.vhd ( 12 ) :对象“ std_ulogic ”被使用,但没有宣布 匿名 2013-05-23 12:23:18 错误(10482) :在parity.vhd (12)的VHDL...
在第一行之前，加上LIBRARY IEEE;
你那个+1错误的写成了+l。
[translate] aError (10482): VHDL error at info_control.vhd(50): object "send" is used but not declared 错误(10482) : VHDL错误在info_control.vhd (50) : 对象“送”使用,但没有被宣称[translate]