vhdl给std_logic_vector赋值

2024-12-26 15:15:32

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• vhdl中整数不能赋值给std_logic_vector 吗? - 百度知道

  std_logic_vector 是标准逻辑矢量,定义的是长度大于1的变量，需要确定赋值方向 （n downto 0） or （0 upto n）。所以是不能的，可以赋如"0011001"

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