以下是一个模为60(0~59)的8421BCD码加法计数器VHDL描述,请补充完整 { LIBRARY IEEE; ___ ENTITY ta IS PORT ( CLK : IN STD_LOGIC ; 。 SHI : OUT INTEGER RANGE 0 TO 9; GE: OUT INTEGER RANGE 0 TO 9) ; END ; ARCHITECTURE bhv OF___IS...
以下是一个模为60(0~59)的8421BCD码加法计数器VHDL描述,请补充完整 LIBRARY IEEE; ___ ENTITY ta IS PORT ( CLK : IN STD_LOGIC ; SHI :OUTINTEGERRANGE0 TO 9; GE:OUTINTEGERRANGE0 TO 9) ; END ; AR PROCESS (___) CHITECTURE bhv OF___IS SIGNAL SHI1,GE1 :__...