USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY double_counter IS PORT(clk:IN std_logic;counter_out:OUT std_logic_vector(3 DOWNTO 0));END double_counter;ARCHITECTURE bhv OF double_counter IS SIGNAL counter:std_logic_vector(3 DOWNTO 0):=(OTHERS => '0')...
当控制端X=1时,为加计数;当X=0时,为减计数。 点击查看答案 第9题 用74164和门电路构造一个可控计数器,当控制信号为0时是八位环形计数器;当控制信号为1时是八位扭环形计数器。 点击查看答案 第10题 用74164和门电路构造一个可控计数器,当控制信号为0时是八位环形计数器;当控制信号为1时是八位扭...