Verilog:由于Verilog为直接仿真语言,数据类型较简单,语法很直观,故Verilog更易理解和好学。 Verilog更像C,约有50%的结构来自C,其余部分来自ADA。 效率 VHDL:由于数据类型严格,模型必须精确定义和匹配数据类型,这造成了比同等的Verilog效率要低。 Verilog:不同位宽的信号可以彼此赋值,较小位数的信号可以从大位数信号中...
Verilog：语法直观，更易理解和好学，类似于C语言。效率：VHDL数据类型严格，模型必须精确定义和匹配数据类型，效率较低。Verilog：位宽信号可以彼此赋值，较小位数的信号可以从大位数信号中自动截取自己的位号，效率较高。(4) VHDL语言的新进展：OO-VHDL模型代码比VHDL模型短30%～50%，缩短了开发时间，提...
VHDL具有强大的数据类型支持，包括用户自定义类型，但这也使得它学习起来较为复杂，需要时间和经验。而Verilog的数据类型简单，语法直观，更易上手，更像C语言。在效率上，由于VHDL对数据类型的严格要求，可能不如Verilog高效。近年来，VHDL和Verilog都经历了发展。VHDL增加了面向对象特性，DE-VHDL增加了子系...