你好 我的回答是 看你的工作性质 一般来说 VHDL 是通用硬件描述语言 适合做控制 数据采集等描述 verilog是专业硬件开发者 开发的语言 适合专业集成电路 所以 看你的工作而定 其实 学精通一种 在工作中就绰绰有余了
二者本质都是硬件描述语言。起源不同。Verilog 是民用起来的。更好上手更易操作。VHDL 最早为军用。不如Verilog好用。再脑洞大点吧。Verilog就是lol。VHDL就是Dota。
你如果学过C语言的话，建议学习Verilog HDL。与VHDL相比，它与C语言有不少相像之处。另外，你如果偏重底层设计的话，也是学习Verilog HDL更好一些。但如果你学过delphi语言，而没有学过C语言的话，那学习VHDL会更顺手。
vhdl和verilog哪个好 1、最近和朋友谈到这个问题, 他们选的是 Verilog, 原因是IP 供货商大多提供 Verilog, 如果你的 Project 是由头做到尾都自己来, 不用别人的 IP 那么, 我想问题不大, 但如果你未来会开 ASIC 需要整合 IP 供货商的 IP 那么建议你用 Verilog! 2、以前的一个说法是:在国外学界VHDL比较流行...
比如你用Verilog写代码，别人用VHDL写的代码你能看懂就行了。2.关于器件当初在学校的时候不知道为什么对Xilinx鬼迷心窍，对Altera有点反感，有关Altera的资料一般都不看，实际工作后，才知道一般公司Xilinx、Altera、Lattice的产品都会用，主要取决项目要实现的功能，成本等等。所以，对于入门者来说，一般精通...
大家好,又见面了,我是你们的朋友全栈君。 代码语言:javascript 复制 初学FPGA,记录一些个人的探索历程和心得。本文的初衷是为了验证VHDL和Verilog文件互相调用功能。以一个简单的二选一选择器为例,分别用两种方法实现功能。 一、 用Verilog文件调用VHDL 以Verilog文件为顶层文件,调用VHDL模块,testbench为Verilog文件。
vhdl和verilog哪个好?vhdl与verilog的区别 旧情**TE上传88KB文件格式pdfVHDLverilog硬件设计 本文主要讲了vhdl与verilog的区别,希望对你的学习有所帮助。 (0)踩踩(0) 所需:1积分
比如你用Verilog写代码，别人用VHDL写的代码你能看懂就行了。2.关于器件当初在学校的时候不知道为什么对Xilinx鬼迷心窍，对Altera有点反感，有关Altera的资料一般都不看，实际工作后，才知道一般公司Xilinx、Altera、Lattice的产品都会用，主要取决项目要实现的功能，成本等等。所以，对于入门者来说，一般精通...