“例化元件”也就是打包的意思，将一段实现特定功能的程序做到一个“例化元件”里，并设置输入输出引脚，以后要实现这个功能可以直接引用就行了，只需把输入输出引脚连接上。至于FPGA是什么意思，它的英文是 field programmable gate array,是“现场可编程门矩阵”的意思，要弄懂它的功能，还不得不提另外...
它们是不同的设计方法，一个电路可以由行为级或rtl级或门电路级设计，它们是设计方法。行为级是按电路的功能编程，RTL级是按电路的结构编程，门电路级是按电路的门电路编程。
VHDL中 a <= (others => (others => '0'));是什么意思 答案 a <= (others => '0')是将向量a各位全部赋值为零。而a<= (others => (others => '0'))对于一个向量vector来说是非法的,因为此时需要二维数组。也就是说,如果a是二维数组的话,这条语句会把数组中的每一位置0。因此a类型不同的情...
buffer和out都是用来表示模块的输出的，如果模块内部会load这个输出，就要声明成buffer，否则声名成 out就可以了。一般情况下的buffer可以代替out，但out不能代替buffer。
<=是signal的赋值语句 =是用于判断的 例子：variable tmpb : std_logic_vector(3 downto 0);tmpb := "1000";--- signal tmpb : std_logic_vector(3 downto 0);tmpb <="1000";--- if(tmpb="1000") then output1<='1';else output1<='0';end if;...
是变量的赋值，而端口则用<=赋值
vhdl中可综合和不可综合的意思是：可综合是指vhdl语言编码没有逻辑错误，没有语法错误，可以被编译器成功编译成中间代码。不可综合是指语言代码有逻辑错误或者语法错误，不能成功进行编译。VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language，诞生于1982年。1987年底，VHDL被IEEE和美国...
注释 --后面的内容不被编译器编译，一般用作对程序的注释 就相当于C中的 //
是仿真器不支持，如果在ISE下，可以全部通过，引脚配置，实现，及下载。To_X01（）:将括号里数据转换成‘X’‘0’‘1’3种值 可以试试加上以下两个包 use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;或者改成if顺序语句 ...