verilog调用子模块的输出

2025-06-12 14:34:14

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含义

• verilog 中连续调用了两个子模块,仿真时为什么输出会出现高阻态...

  应该是使用full4add，而不是full_add。你使用一bit的加法器，得到的结果自然只是一bit的。

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