1、Verilog调用VHDL比较简单,需要把VHDL的实体(entity)当成一个verilog模块(module),按verilog的格式调用。“FPGA_Verilog.v + FPGA_VHDL.vhd” 2、VHDL调用verilog hdl相对较复杂,需要先将verilog的模块(module)做成VHDL的元件(component),再进行调用。“FPGA_VHDL_top.vhd+FPGA_Chooser.v” 3、在用Verilog文件...