亲，很高兴为您解答。以下是使用 Verilog HDL 编写 2-4 线译码器的代码及测试代码，分别使用 if 和 case 语句实现。使用 if 语句实现 2-4 线译码器：module Decoder_2to4_if(input wire [1:0] A, output reg [3:0] Y); always @(*) begin if (A == 2'b00) Y = 4'b...
input [1:0] A,output reg [3:0] Y );always @ (A) begin if (A == 2'b00) begin Y = 4'b0001;end else if (A == 2'b01) begin Y = 4'b0010;end else if (A == 2'b10) begin Y = 4'b0100;end else if (A == 2'b11) begin Y = 4'b1000;end end endmodu...
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input clk;input rst_n;input [1:0] 2_data;output [3:0] 4_data;always@(posedge clk, negedge rst_n)begin if (!rst_n)begin 2_data<= 0;4_data<= 0;end else case (2_data)00 :4_data<=4'b0001;01 :4_data<=4'b0010;10:4_data<=4'b0100;11 :4_data<=4'b1...
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// 用case的方法 module decoder_4to2(input wire [3:0] in4 output wire [1:0] out2 );always @(*) begin case(in4)4'b0001 : out2 = 2'b00;4'b0010 : out2 = 2'b01;4'b0100 : out2 = 2'b10;4'b1000 : out2 = 2'b11;default : ...
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