内容必填选填?你说了算! 精准反馈,高效沟通 就在本周六 AI 开发者集结!和模力方舟相约贵州首届 AI 开发者大会,点击立即报名 Watch 1Star1Fork1 Wenjiew/verilog-ethernet 标签 Tags Releases 功能基于仓库中的历史标记 建议使用类似 V1.0 的版本标记作为 Releases 点。
For IP and ARP support only, useip_complete(1G) orip_complete_64(10G/25G). For UDP, IP, and ARP support, useudp_complete(1G) orudp_complete_64(10G/25G). Top level gigabit and 10G/25G MAC modules areeth_mac_*, with various interfaces and with/without FIFOs. Top level 10G/25G...
加入Gitee 与超过 1200万 开发者一起发现、参与优秀开源项目,私有仓库也完全免费 :) 免费加入 已有帐号? 立即登录 master 克隆/下载 分支1 标签0 Alex Forencich Simplify logic in PTP clock CDC module 108c02d 3年前 987 次提交 .github/workflows Set algorithm for pytest-split 4年前 ...
For UDP, IP, and ARP support, use udp_complete (1G) or udp_complete_64 (10G/25G). Top level gigabit and 10G/25G MAC modules are eth_mac_*, with various interfaces and with/without FIFOs. Top level 10G/25G PCS/PMA PHY module is eth_phy_10g. Top level 10G/25G MAC/PCS/PMA c...
加入Gitee 与超过 1200万 开发者一起发现、参与优秀开源项目,私有仓库也完全免费 :) 免费加入 已有帐号? 立即登录 master 克隆/下载 分支1 标签0 Alex Forencich Replace generate with assign db56c93 5年前 726 次提交 example Add ExaNIC X25 10G example design 5年前 lib merged changes ...