在Verilog HDL中,有些语句可综合,有些语句不可综合,下列属于可综合语句的是( )A.初始化语句initialB.延时描述语句,比如#50C.循环次数不确定的循环
百度试题 结果1 题目VerilogHDL中如下哪个关键词可综合 A. function B. while C. if-else D. initial 相关知识点: 试题来源: 解析 C 反馈 收藏
不可综合语句:initial、fork.. join、wait、time、real、display、forever、延时控制 #xxx 基本原则: 不能使用initial,initial一般使用在测试程序,做初始化; 不建议使用延时,#1,这种只是模拟数字电路中因为布线产生的信号延时,不可综合,但也不会报错; 不能使用循环次数不确定的函数,但forever在综合设计中禁止使用,只...
你好，initial语句是不可综合语句，是不能综合成硬件电路的，只是用来仿真，现在到板子中是，不会执行initial语句
initial是用于测试时对外部输入信号进行初始化而引入的。综合指的是生成实际的电路，这些东西都是为了仿真而引入存在的，所以他们不可综合。一般遇到不可综合的语句，以及测试用的语句出现在设计中时需要用 // synopsys translate on // synopsys translate off 括起来。这样DC在综合的时候才会忽略这些语句 ...
Verilog HDL中,initial语句是不可综合语句。A.正确B.错误的答案是什么.用刷刷题APP,拍照搜索答疑.刷刷题(shuashuati.com)是专业的大学职业搜题找答案,刷题练习的工具.一键将文档转化为在线题库手机刷题,以提高学习效率,是学习的生产力工具
Verilog行为级描述用关键词initial或always，但initial是面向仿真，不能用于逻辑综合。always是无限循环语句...
特别是在testbench中应用非常普遍，也是做初始化用的 测试模块的功能时，给模块提供激励信号。initial语句是不可综合的，只是一种仿真模拟。 测试
另外,在 RTL 文件中不能使用 initial 语句来赋初值给 reg 变量,因为 initial 块是不可综合的,只能在仿真环境中使用,用于初始化寄存器、内存或执行仿真期间的其他任务。 但在FPGA 设计中,可以使用默认赋值或者使用有条件的赋值语句来为 reg 变量赋初值,例如: ...
在FPGA上，综合出的寄存器实际上可以具有初值，因此这种语句可以综合。比如在Xilinx的Vivado工具中，你可以...