不行，硬件描述语言是跟实际电路相关，跟软件设计有区别，一定要考虑综合后的电路，always块代表一个时序或者组合单元。无法嵌套到if语句里面
(1)if(表达式)语句;例: always@(negedgeclkornegedgerst)//always触发条件 begin if(!rst_n)//rst_n为0时满足条件,进入执行语句 q <=0;//q赋值0 end (2)if(表达式) 语句1; else 语句2;例: always@(negedgeclkornegedgerst)//always触发条件 begin if(!rst_n)//rst_n为0时满足条件,进入执行语句...
if(!expression) 等同于 if( expression != 1 ) (5)if语句的嵌套。 在if语句中又包含一个或多个if语句,称为if语句的嵌套,一般形式如下: if(expression1) if(expression2) 语句1 (内嵌if) else 语句2 else if(expression3) 语句3 (内嵌if) else 语句4 应当注意if与else的配对关系,else总是与它上面的...
1. 条件语句分为两种:if-else语句和case语句 2. 特点:顺序语句,应放在“always”块内使用 1. 2. if-else语句 1. 判定所给的条件是否满足,根据判定的结果(真或假)决定执行给出的两种操作之一。 2. if-else语句的形式:(对于每个if-else语句,他只有两个分支,if或者else) (1)其中“表达式”为逻辑表达式或...
首先判断条件是否成立,如果if语句中的条件成立,那么程序会立即执行语句1,否则程序执行语句2。如下所示用二重选择的if语句描述的三态门,其对应的电路如图所示: module tri_not(x,oe,y) input x,oe; output reg y; always @(x,oe) begin if(!0e) y <= ~x; ...
嵌套的话就是 alway @ ( posedge I_Clk )begin if ( A )begin if ( B )begin if ( C )begin end else begin end end else begin end else begin end end end end end 如果是并列的话，就 always @ ( posedge I_Clk )begin if ( A )begin end else begin end if ( B )begin ...
注意:在同一个always块中不要既用非阻塞赋值又用阻塞赋值(只可以用其中一种)。且不允许在多个always块中对同一个变量进行赋值! 条件语句 1)if else语句 条件语句必须在过程块中使用。例子如下: 使用if else语句必须有else判断条件结尾,否则产生锁存器。else后面可以不填,但必须要有,锁存器会影响时序。
Verilog HDL设计中容易犯的一个通病是由于不正确使用语言,生成了并不想要的锁存器。下面我们给出了一个在“always"块中不正确使用if语句,造成这种错误的例子。 检查一下左边的"always"块,if语句保证了只有当al=1时,q才取d的值。这段程序没有写出 al = 0 时的结果, 那么当al=0时会怎么样呢?
if(A==1’bx) $display( "AisX" ); //当A等于X时,这个语句不执行 if(A===1’bx) $display( "AisX" ); //当A等于X时,这个语句执行 6.移位运算符 在Verilog HDL中有两种移位运算符。 <<:(左移位运算符) >>:(右移位运算符) 其使用方法如下: ...
verilog不是软件语言，不是用来像C一样编程序的，而是用来描述某一种硬件的。你的“always @ (posedge clk , negedge A)”应该写成“always @ (posedge clk or negedge A)”，正规的写法是“always @ (posedge clk or negedge rst_n)”，这表明你要描述一个上升沿触发的D触发器，并且是异步复位...