OVI的Verilog-a（以下简称va）参考手册的封面写得很清楚，va就是Verilog HDL的analog extensions。也就是...
Verilog-a（简称va）是Verilog HDL的模拟电路扩展版本，它将Verilog的语法扩展到了模拟电路领域，让描述电路底层的抽象程度更高。va能够不仅仅描述模拟电路，还能进行器件建模。许多工艺库中的元件模型都是用va编写的。相比Verilog，va的主要缺点在于无法直接从行为级模型综合出电路，但基本能完成Verilog能完成...
Verilog-A 中的运算符与 Verilog HDL 几乎完全一致,但是由于 Verilog-A 是一种描述模拟信号的语言,因此其中有大量的自己独有的表达式来对信号进行运算。 4.1 常规运算符 Verilog-A 中同样也有 Verilog HDL 中的那些常规的运算符,比如 + - * / % 等等。同时,这些运算符的优先级顺序也是和 Verilog HDL 语言一致...
Verilog HDL通过对reg型变量建立数组来对存储器建模,可以描述RAM型存储器,ROM存储器和reg文件。数组中的每一个单元通过一个数组索引进行寻址。 verilog2001支持多维数组。 memory型数据是通过扩展reg型数据的地址范围来生成的。其格式如下: reg [n-1:0] 存储器名[m-1:0]; ...
^~：表示同或。Verilog一般全称指Verilog HDL，是用于数字逻辑设计硬件描述语言HDL的一种，普遍认为另一种是VHDL。Verilog可以进行数字逻辑的仿真验证、时序分析、逻辑综合，具有描述电路连接、电路功能、在不同抽象级上描述电路、描述电路的时序，表达并行系等功能，是目前应用最广泛的一种硬件描述语言。
一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的,每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路,而有些模块只是与用户所设计的模块有交互联系的现存电路或激励信号源。
【答案】： 主要有VHDL和VerilogHDL。VerilogHDL语言允许用户在不同的抽象层次上对电路进行建模，底层描述能力较强。
the HDL is used to describe the hardware at an abstract level using component models that do not yet have a physical implementa-tion, and that synthesis is the act of creating a new refined description with equivalent behavior at the inputs and outputs that uses components that do have a ...
Verilog HDL 优点:类似C语言,上手容易,灵活。大小写敏感。在写激励和建模方面有优势。 缺点:很多错误在编译的时候不能被发现。 VHDL 优点:语法严谨,层次结构清晰。 缺点:熟悉时间长,不够灵活。 FPGA优点: 设计周期短,灵活。 适合用于小批量系统,提高系统的可靠性