对于初学者来说，选择学习Verilog HDL还是VHDL常常是一个困惑的问题。实际上，这两种语言在描述数字电路的能力上相差无几。一旦掌握了其中一种，通过短期的额外学习，你就能快速掌握另一种。决定选择哪种语言，主要依赖于你所处的环境，跟随周围专业人士的常用工具会更容易你的后续学习和交流。如果你在集成...
HDL 建模能力:Verilog与VHDL 首先,让我们讨论一下 Verilog 和 VHDL 的硬件建模能力,因为它们都是用于建模硬件的硬件描述语言。 下图显示了 Verilog 和 VHDL 在硬件抽象行为级别方面的 HDL 建模能力。 图形来源:Douglas J. Smith,“VHDL 和 Verilog 比较和对比加上 用 VHDL、Verilog 和 C 编写的建模示例” 低级建...
为了支持 Verilog 中的 UDP 功能,VITAL(VHDL Initiative Towards ASIC Libraries-VHDL 面向 ASIC 库的倡议)问世,使 ASIC 设计人员能够在符合 VITAL 的 VHDL 中创建自己的单元基元或 ASIC 库,如上图所示。尽管如此,VHDL 仍然可能无法实现 Verilog 对低级硬件建模的支持。因此,如果我是 ASIC 设计师,我会更喜欢 Veri...
Verilog和VHDL之间的区别将在本文中通过示例进行详细说明。对优点和缺点的Verilog和VHDL进行了讨论。 HDL 建模能力:Verilog与VHDL 首先,让我们讨论一下 Verilog 和 VHDL 的硬件建模能力,因为它们都是用于建模硬件的硬件描述语言。 下图显示了 Verilog 和 VHDL 在硬件抽象行为级别方面的 HDL 建模能力。 图形来源:Dougla...
HDL主要用于数字电路与系统的建模、仿真和自动化设计。目前有两种标准的硬件描述语言：Verilog和VHDL。由于...
进行任务的逻辑设计时，可以把 input 声明的端口变量看做 wire 型，把 output 声明的端口变量看做 reg...
你如果学过C语言的话，建议学习Verilog HDL。与VHDL相比，它与C语言有不少相像之处。另外，你如果偏重底层设计的话，也是学习Verilog HDL更好一些。但如果你学过delphi语言，而没有学过C语言的话，那学习VHDL会更顺手。
我的理解:如果你学过C,那么Verilog HDL语言更容易上手,它们很相似的,如果没有那这两种语言都差不多,我一直用VHDL做项目,这种语言结构严谨,基本编译通过就能生成电路,适合做大型的设计,而这些特点正是Verilog HDL语言所欠缺的,再说语言只是一个工具,入门都比较容易,关键是你的逻辑思维能力,如何用语言去实现一些算法...
Verilog HDL和VHDL作为描述硬件电路设计的语言,其共同特点在于:能形式化地抽象表示电路的行为和结构;支持逻辑设计中层次与范围的描述;可借用高级语言的精巧结构来简化电路行为的描述;具有电路仿真与验证机制以保证设计的正确性;支持电路描述由高层到低层的综合转换;硬件描述与实现工艺无关(有关工艺参数可通过语言提供的...
VHDL和Verilog HDL都可以描述硬件,然后,在低层次硬件描述上VERILOG HDL好于VHDL。这是因为Verilog HDL最初就是用来创建和仿真逻辑门电路的。实际上,Verilog HDL有内置的门或者是低层次的逻辑门,因此,设计者能够用Verilog代码实例门电路而在VHDL中不可以。