casestateiswhenS0=>ifcond0='1'thena:=b;endif;ifcond1='1'thenc:=d;endif;whenS1=>-- ...endcase; これをそのままSystemVerilogの文法に置き換えると2つ目のif文がエラーになります。 SystemVerilog case(state)S0:if(cond0)begina=b;endif(cond1)begin// illegalc=d;endS1:// ...endc...