verilog的一种编码方式。独热(one-hot)码 所谓的独热码是指对任意给定的状态，状态向量中只有1位为1，其余位都是为0。n状态的状态机需要n个触发器。这种状态机的速度与状态的数量无关，仅取决于到某特定状态的转移数量，速度很快。当状态机的状态增加时，如果使用二进制编码，那么状态机速度会明显下...
5的概念是延迟的意思。但是是行为级描述 综合时将被过滤。一般#+数字的组合在仿真器中产生一定的延迟。延迟结构如下~~首先`timescale 1ns/100ps 这个是整个延迟的定义。`timescale是关键字，然后后面的两位时间 第一位是用来表示你的延迟因子的。第二位用来表示步进时间。举例：`timescale 1ns/100ps...
src是一个随机的32bit的数据，然后第二句的意思是src随机生成时数据的范围是0， 2：10， 100：107之内。
开头是一撇“`”，表示宏定义（注意这个是程序里面自己定义，是设计程序的时候就定下来的，所以一般只能用这种语句格式），如`define M 8，`include，或者是引用宏，如assign y=`M*2或开头是单引号“'”的话，就是一个分隔的意思，如4'b1000;Verilog HDL是一种硬件描述语言（HDL:Hardware Descr...
就表示该异或门延时为1ns，也就是说从输入端信号变化到输出端体现变化需要1ns的时间。（其中1ns表示延时单位，100ps表示时间精度，即编译器所能接受的最小仿真时间粒度。 ）（2）ud_cnt #(SIZE, ID) cnt (.clk(clk),...) 是带参数值的模块引用，模块实例语句自身包含有新的参数值。你没有贴...
这时候会为4、5分别创建一个bins,只有4和5全部覆盖,这个coverpoint的覆盖率才是100% 在开发SV功能覆盖率模型时可能没有办法把所有的值都写满,这个时候可以利用符号“$”,很多语义下它都代表着无限大的意思。对于一个8bit addr变量 bins adr[] = {[31:$]} ...
比如b=3'b111。则a='b11100。大括号是拼接最后结果还要看a是几位的
<=!=!= ~^ 逻辑操作符 最低 条件操作符 Verilog中的大小(size)与符号 Verilog根据表达式中变量的长度对表达式的值自动地进行调整。Verilog自动截断或扩展赋值语句中右边的值以适应左边变量的长度。当一个负数赋值给无符号变量如reg时，Verilog自动完成二进制补码计算 modulesign_size;reg[3:0]a,b;reg[15:0]c;...
断言wr的功能是检查串行地址输入是否正确,串行地址输入线是DataIn。$time返回值以0.1ns为单位(因为我在testbench中的单位规定是`timescale 1ns/100ps,精度是100ps = 0.1ns),所以$time/10才是ns。 /// wr: assert property(wr_p) $display("succeed:",$time/10); else $display("error: ",$time/10);...
断言wr的功能是检查串行地址输入是否正确,串行地址输入线是DataIn。$time返回值以0.1ns为单位(因为我在testbench中的单位规定是`timescale 1ns/100ps,精度是100ps = 0.1ns),所以$time/10才是ns。 /// wr: assert property(wr_p) $display("succeed:",$time/10); else $display("error: ",$time/10);...