在Verilog设计中,顶层模块能够调用子模块内部定义的信号,但需要满足一定的条件。子模块内部定义的信号通常被视为私有信号,仅在该子模块内部可见。然而,通过在顶层模块进行适当的连线配置,可以实现顶层模块对子模块内部定义信号的访问。为了实现这一目标,设计者需要在顶层模块的连线名称区明确指出,哪些信号...
如果你是做综合的话,就用input,output引出来;如果你是做仿真,是可以直接调用,用实例名,一级一级连起来,就像文件夹的路径一样。如:u_top.u_sub_mod.sub_reg。但用这种方法要注意multi-dirver。