题目 Verilog 语言与C语言的区别,下面描述不正确的是 () A.Verilog 语言可实现并行计算, C 语言只是串行计算B.Verilog 语言源于 C 语言,包括它的逻辑和延迟;C.Verilog 语言可以描述电路结构, C 语言仅仅描述算法;D.Verilog 语言可以编写测试向量进行仿真和测试 答案 B 解析收藏...
题目 Verilog 语言与C语言的区别,描述不正确的是:A.Verilog 语言可实现并行计算,C语言只是串行计算B.Verilog 语言可以描述电路结构,C语言仅仅描述算法;C.Verilog 语言源于C语言,包括它的逻辑和延迟;D.Verilog 语言可以编写测试向量进行仿真和测试。 相关知识点: 试题来源: 解析 A 反馈 收藏 ...
Verilog语言与C语言的区别,不正确的描述是( ) A. Verilog语言可实现并行计算,C语言只是串行计算; B. Verilog语言可以描述电路结构,C语
Verilog语言与C语言的区别,不正确的描述是()A.Verilog语言可实现并行计算,C语言只是串行计算;B.Verilog语言可以描述电路结构,C语言仅仅描述算法;
[单选题]Verilog语言与C语言的区别,不正确的描述是( ) A. Verilog语言可实现并行计算,C语言只是串行计算; B. Verilog语言可以描述电路结构,C语言仅仅描述算法; C. Verilog语言源于C语言,包括它的逻辑和延迟; D. Verilog语言可以编写测试向量进行仿真和测试。 相关知识点: 试题来源: 解析 C 反馈 收藏 ...