HDL可能会在赋值和其他语句之间添加一些时间的概念。 最初,Verilog使用关键字reg来声明表示时序逻辑硬件寄存器。后来,综合工具开始使用reg来表示时序逻辑以及组合逻辑,如上实例所示。所以,最终Verilog文档被更改为说reg只是用于声明变量的,而不仅仅是时序逻辑。 SystemVerilog重命名了reg 为logic,以避免与寄存器混淆——它...
百度试题 结果1 题目Verilog HDL中wire和reg分别是什么?有何区别?相关知识点: 试题来源: 解析 答:wire和reg是常用的两种类型(变量),其中,wire常用来表示电路连接线,属于net型;reg常用来表示寄存器或存储设备,属于variable型。反馈 收藏
reg是寄存器，在硬件里面是映射到一个寄存器实体的，具体操作去了解一下寄存器的操作方法，比如D触发器。wire只是一个数据标识，并不开辟物理内存。assign不可以给reg赋值。
百度试题 题目Verilog HDL中wire和reg分别是什么?有何区别?相关知识点: 试题来源: 解析 wire和reg是常用的两种类型(变量),其中,wire常用来表示电路连接线,属于net型;reg常用来表示寄存器或存储设备,属于variable型。 null反馈 收藏
reg是寄存器，在硬件里面是映射到一个寄存器实体的，具体操作去了解一下寄存器的操作方法，比如D触发器。wire只是一个数据标识，并不开辟物理内存。assign不可以给reg赋值。