【精品博文】简单的verilog串并转换程序 串并转换的简单实现方法,用计数器的最低位作为时钟sclk,用移位寄存器降数据串行输出。 `timescale 1ns/1ns module p2s ( input clk, input rst_n, input load, input [7:0] pdata, output sclk, output sdat ); `define FULL 4'hf reg [3:0] bitcnt; reg e...
今天群里有个朋友问到一个并串转换的程序,我思考了一下就自己按照自己的思路写了一个设计,在modelsim 5.8se 中进行了仿真,具体的代码如下: 激励如下: 仿真波形如下: 还存在问题,需要改进,改进的地方: 需要设计一个控制,判断一次的16位转换是否完成,如果完成,将下一个转换数据进行转换,如果没有完成,可将下一个...
671112 13141516171819 20212223242526 2728293012 3456789
简单的verilog串并转换 程序 串并转换的简单实现方法,用计数器的最低位作为时钟sclk,用移位寄存器降数据串行输出。 `timescale 1ns/1ns module p2s ( input clk, input rst_n, input load, input [7:0] pdata, output sclk, output sdat ); `define FULL 4'hf reg [3:0] bitcnt; reg en; reg [...