Chip Planner打开后的界面如图9所示,我们可以看到在版图模型中在同样的位置也有一个块蓝色区域的颜色变深,说明该区域的资源被占用,在FPGA内部硬件结构简介中我们知道这是一个逻辑阵列块LAB,我们将该区域放大。 图9 如图10所示,放大后可以看到蓝色变深的区域中有16个小块,这16个小块就是LE,其中只有一个LE的颜色发...
然后双击“Netlist Viewers”下的“RTL Viewer”查看RTL视图。 图2 点击“Start Compilation”图标全编译进行布局布线,然后打开Chip Planner视图。Chip Planner打开后的界面如图3所示,我们可以看到在版图模型中左下角有一块颜色变深的区域,与之形成鲜明对比的是右上角颜色没有变深的位置,这就是我们FPGA芯片中两个PLL...
我们可以看到两个输入信号经过一个与门后输出,和我们代码设计的结果是完全一致的。 图1 点击“Start Compilation”图标全编译进行布局布线,然后打开Chip Planner视图。 Chip Planner打开后的界面如图2所示,我们可以看到在版图模型中有一个块蓝色区域的颜色变深,说有该区域的资源被占用,在FPGA内部硬件结构简介中我们知道...
RTL Viewer:寄存器级的视图,可以看到寄存器和门电路,主要体现的是逻辑连接关系和模块间的结构关系,和具体的FPGA器件无关; Technology Map Viewer(Post Mapping):将RTL所表达的结构进行优化,增加或减少一些模块,更接近于最后底层硬件映射的结果,以便于映射到具体的FPGA器件上。 Chip Planner:只有进行布局布线后才能够看到...
Verilog代码和FPGA硬件的映射关系(四) 其实在FPGA的开发中理想情况下FPGA之间的数据要通过寄存器输入、输出,这样才能使得延时最小,从而更容易满足建立时间要求。我们在FPGA内部硬件结构中得知,IOB内是有寄存器的,且IOB内的寄存器比FPGA内部的寄存器更靠近外部的输出管脚,这样就能够得到更小的延时,从而使时序更好。我们...
Verilog代码和FPGA硬件的映射关系(四) 其实在FPGA的开发中理想情况下FPGA之间的数据要通过寄存器输入、输出,这样才能使得延时最小,从而更容易满足建立时间要求。我们在FPGA内部硬件结构中得知,IOB内是有寄存器的,且IOB内的寄存器比FPGA内部的寄存器更靠近外部的输出管脚,这样就能够得到更小的延时,从而使时序更好。我们...
Verilog代码和FPGA硬件的映射关系(五) 既然我们可以指定寄存器放在IOB内,那我们同样也可以指定PLL的位置。首先要确保我们有多个PLL才行。如图1所示,我们所使用的EP4CE10F17C8芯片刚好有两个。 图1 为了演示这个例子,我们使用pll工程,RTL代码如下所示: 1//---2modulepll(3inputwiresys_clk ,//系统时钟50MHz45...