你的程序问题太多了。。case里状态没有循环起来怎么分频？还有，同步复位和异步复位一个就行了，去掉negedge rst或者if（！rst）我随便写了下，你看看吧，每12个时钟周期反转一次clk2就行了 `timescale 1ns/1ps module div (input wire clk,input wire rst_n,output reg clk2 );reg [3:0]state...
没有其他功能，如果else后不写赋值语句的话这个else写不写都一样，都会综合出带反馈的D触发器，因为到达这条语句时，在其他条件都没满足的条件下寄存器需要保持原值。不过如果你在这个else后给寄存器赋值比如 else sw_state<=1'b0;就不会有带反馈的D触发器了 ...