百度试题 题目以下Verilog代码中,and与门的延时为?`timescale 1ns/10psmodule unit(out, a, b, sel);……and #3.456 and1(a, b, sel);endmodule 相关知识点: 试题来源: 解析 3.45ns 反馈 收藏
在Verilog HDL中,有些语句可综合,有些语句不可综合,下列属于可综合语句的是( )A.初始化语句initialB.延时描述语句,比如#50C.循环次数不确定的循环