Quartus II的编译器对verilog文件中的乘法和除法运算符是可以进行综合的，这些运算符综合后生成的RTL门级的乘法和除法电路就是AlteraIP核所提供的乘法和除法电路，而megaweizard中的进行设置的乘除法运算的模式其实也就是调用了这些IP核，所以这些运算符所需要的资源其实主要是跟你的Verilog代码中的描述相关...