verilog 语句中有一个英文的点是什么意思 例如.rst(rst),这个. 答案 这只是Verilog中例化两种方式的一种而已.举个例子:有一个模块Amodule A(rst,clk,data……);要想例化它,你可以(1) A U_A1(U_A1_rst,U_A1_clk,U_A1_data...);在这种写法,U_A1端口列表与A的必须严格对应,也就是说,模块A第一个...
这只是Verilog中例化两种方式的一种而已.举个例子:有一个模块Amodule A(rst,clk,data……);要想例化它,你可以(1) A U_A1(U_A1_rst,U_A1_clk,U_A1_data...);在这种写法,U_A1端口列表与A的必须严格对应,也就是说,模块A第一个信号是rst信号,那么U_A1的第一个信号也是对应的rst信号.(2)A U_A2...
这只是Verilog中例化两种方式的一种而已。举个例子：有一个模块A module A(rst, clk, data……);要想例化它，你可以 (1) A U_A1(U_A1_rst, U_A1_clk, U_A1_data...);在这种写法，U_A1端口列表与A的必须严格对应，也就是说，模块A第一个信号是rst信号，那么U_A1的第一个信号也是...