在Verilog HDL中,有些语句可综合,有些语句不可综合,下列属于可综合语句的是( )A.初始化语句initialB.延时描述语句,比如#50C.循环次数不确定的循环
百度试题 题目【填空题】Verilog有四种循环语句,分别是 语句, 语句, 语句和forever语句,其中forever语句不可综合 相关知识点: 试题来源: 解析 ["for","repeat","while"] 反馈 收藏