结果1 题目在Verilog HDL中,有些语句可综合,有些语句不可综合,下列属于可综合语句的是( ) A. 初始化语句initial B. 延时描述语句,比如#50 C. 循环次数不确定的循环语句 D. 没有书写default选项的case语句 相关知识点: 试题来源: 解析 D 反馈 收藏 ...