./xxx.v 加载Verilog文件 -ssf 加载波形文件,如.fsdb,.vf等。 -sswr 加载波形restore文件(.rc文件)。 -sv 支持SystemVerilog IEEE 1800-2005标准。 -simflow 加载VCS生成的Knowledge Database (KDB)。 -dbdir simv.daidir/ 打开仿真器数据库(database)文件夹。 -ntb_opts uvm[-<version>] :加载UVM编译库...
vcs-timescale=1ns/1ns\#设置仿真精度-sverilog\#Systemverilog的支持+v2k\#兼容verilog2001以前的标准-Mupdate\#只编译有改动的.v文件-f***.f\#添加.f文件里的源码## -o simv \ #默认编译后产生可执行文件为simv,可修改文件名,一般不使用-R\#编译后立即运行./simv文件-l***.log\#编译信息存放在.l...
Verdi只能查看fsdb格式的波形,而VCS可以生成供DVE查看的vpd格式的波形,如果想要输出fsdb格式的波形,需要额外在testbench中添加fsdb指令,或者通过脚本进行设置。FSDB全称为(Fast Signal Data Base):快速信号数据库,fsdb文件是Verdi使用的一种专用数据格式,fsdb通过verilog的PLI接口实现,如: 代码语言:javascript 代码运行次数...
首先需要在Trace下拉菜单中取消Active Detection,然后点击波形窗口右上角的Keep as Top。 这样在代码Trace时,波形始终可以看到,方便debug。Active Detection可以在rc文件中预设。Keep as Top还没有找到预设的方法。 6、Parameter 提示的默认进制 在Verdi中,如果把鼠标放到Verilog代码中的parameter上,可以提示其值是多少。
1.Verilog系统函数 在testbench中添加: initialbegin`ifdef DUMP_FSDB$fsdbDumpfile("top_tb.fsdb");//产生fsdb文件$fsdbDumpvars(0,counter_tb);//第一个参数为0,表示Dump所有层次,非0表示最大层次;第二个参数Dump模块名`endifend 日志中查找生成记录:/Verdi ...
我们以一个简单的加法器为例,来看下如何用vcs+verdi仿真Verilog文件并查看波形。 源文件内容如下: //adder.v module adder( input clk, input rst, input [9:0] A, input [9:0] B, output reg [10:0] C ); always @ ( posedge clk ) begin ...
vcs+verdi仿真Verilog代码 傅里叶的猫微信公众号 我们以一个简单的加法器为例,来看下如何用vcs+verdi仿真Verilog文件并查看波形。 源文件内容如下: //adder.v module adder( input clk, input rst, input [9:0] A, input [9:0] B, output reg [10:0] C...
在某些 glitch debug 的例子中,还能看到 Re-Active Region 和 Re-NBA Region。 Region 的展示可以帮助我们很好的理解 Verilog 规范中的定义的信号调度。 此外,Verdi 还可以通过点击 Tools - Event Sequence 来显示图形化的 Event 序列。 Verdi 真得是很好很强大。
SNUG 上的知名作者登录后复制Clifford E. Cummings在 2002 年有篇文章阐述的挺详细(Verilog Nonblocking Assignments With Delays, Myths & Mysteries)下面给出一些代码片断,同样感兴趣的朋友可以自己完善并用 VCS 仿真生成波形,然后用 Verdi 打开。 首先创建三个时钟,注意两个二分频时钟的创建方式不同。
有时候在 Verdi 中需要频繁的在两个 Verilog module 之间做切换,做一些对比的工作。如果这两个 module 所处的层次距离比较远,那么快捷的切换就显得特别重要了。这里介绍两个小技巧。 第一个是利用 Verdi 支持多 Source Tab 的功能。在两个不同的 Source Tab 中分别打开不同的 module,通过鼠标切换 Source Tab ...