具体做法是,在使用tcl指令,在运行仿真时,设置仿真时间,每次run完毕之后,在nWave窗口中file——>自动加载(shift+L快捷键),异常方便! 二、FSDB波形 Verdi只能查看fsdb格式的波形,而VCS可以生成供DVE查看的vpd格式的波形,如果想要输出fsdb格式的波形,需要额外在testbench中添加fsdb指令,或者通过脚本进行设置
VCS & Verdi联合仿真分为以下三个步骤 (1)VCS编译(vcs_compile):该步骤生成可执行文件,默认为simv (2)VCS仿真(vcs_sim):该步骤执行simv文件 (3)启动Verdi,加载fsdb文件(run_verdi):该步骤启动Verdi,加载VCS仿真结果,查看波形 要启动Verdi,需要在tb文件中加入以下代码 initial begin $fsdbDumpfile("top.fsdb"...
testbench也针对VCS和Verdi的工具需求做了一下修改,主要是Verdi要吃fsdb文件(记录了信号波形),所以要用Dump命令把信号抽取出来。最后还有一段吃sdf文件来跑后仿真的代码,在前仿真时可以把post_sim的宏定义给注释掉,另外因为VCS仿真的结束需要在testbench里面控制,在initial块中记得加入$finish命令,否则到了vcs_sim那...
文件名为 dut.f 其中包含所有的头文件和仿真文件 ./a.v ./a_tb.v makefile makefile文件作用是自动化编译,使用相关脚本 #!/bin/makeall: comp simcomp:vcs -full64 -timescale=1ns/1ps -V -R -sverilog -debug_access+all +vc +v2k -kdb -l vcs.log -f dut.f +define+DUMP_FSDB=1 -top ...
总的来说,就是用shell、makefile脚本先去调用vcs,vcs进行对verilog文件进行编译、仿真并产生.fsdb文件,然后再调用verdi添加所有工程文件,打开.fsdb文件对波形进行查看。 (2)makefile脚本 makefile脚本相对于shell脚本只需定义下名称就行了 建一个makefile,名称就为makefile vcs_all: vcs -timescale=1ns/1ns \ ...
那么这一篇就记录一下VCS和Verdi联合仿真的步骤以及简单的查看代码覆盖率!以下所有步骤都是以一个8bit加法器来作为例子进行仿真步骤的说明!(我们主要在上一篇中所用到的文件中做一个小小的改动就可以了) 1、准备工作:新建一个adder_8bit的文件夹,里边包含rtl和sim两个文件夹,分别用于存放设计文件和仿真文件,和一...
1):VCS RTL仿真脚本; 2):Verdi启动脚本; 3):Verdi代码调试,波形查看,字体设置等基本操作;, 视频播放量 17330、弹幕量 6、点赞数 252、投硬币枚数 123、收藏人数 872、转发人数 70, 视频作者 Sky_SiliconThink, 作者简介 用专业的课程带你进入IC/FPGA设计领域。,
vcs+verdi仿真Verilog代码 //adder.vmoduleadder(input clk,input rst,input[9:0]A,input[9:0]B,output reg[10:0]C);always @(posedge clk)beginif(rst)C<=#`FFD 'b0; else C <= #`FFDA+B;end endmodule 我们再定义一个宏定义的文件:
在使用verdi进行仿真时，我们可以通过命令"verdi -f filelist.f -ssf file.fsdb -sswr file.rc"来保存和加载信号，使用快捷键"shift+L"刷新波形，"Ctrl+w"选中信号。在使用vcs进行仿真时，我们可以通过命令"vcs -R -full64 -fsdb -f filelist.f -l vcs.log"进行配置。其中，"-R"表示编译后...
vcs +v2k tb_fulladd.v fulladd.v -debug_all 1. ./simv -gui & 1. 10003为进程号。 3 查看波形和电路 仿真电路图 全加器内部电路图 选中需要观察的信号,右键 add To waves 然后 New Wave view 点击箭头所指的地方完成仿真。 仿真波形如下所示:...